CMOS模擬開(kāi)關(guān)作為模擬開(kāi)關(guān)的一大分支在如今有著愈來(lái)愈多的應(yīng)用場(chǎng)景,包括各類(lèi)工業(yè)設(shè)備、控制終端等,而基于SOI工藝的CMOS模擬開(kāi)關(guān)在這基礎(chǔ)上大大提升了CMOS模擬開(kāi)關(guān)的性能,使其可以更適合應(yīng)用于一些要求較高的場(chǎng)景,如航空航天、高精度數(shù)據(jù)采樣等等。本文旨在設(shè)計(jì)一種CMOS模擬開(kāi)關(guān)芯片,采用SOI全介質(zhì)隔離工藝,芯片內(nèi)部包含兩組完全一致的單刀雙擲CMOS開(kāi)關(guān),其正常工作的溫度區(qū)間為-55℃⁺125℃,需要提供±15V兩個(gè)供電電源。其采用的SOI全介質(zhì)隔離工藝為其帶來(lái)了導(dǎo)通電阻較低、開(kāi)關(guān)速度較快,規(guī)避了閂鎖效應(yīng)、高集成度、低寄生效應(yīng)以及較高的抗輻照能力等諸多的優(yōu)點(diǎn)。還可以正常兼容標(biāo)準(zhǔn)的CMOS和TTL電平。在本次設(shè)計(jì)中,首先與工藝廠商華潤(rùn)上華公司合作開(kāi)發(fā)了所需的SOI CMOS工藝,采用TSUPREM4工藝仿真軟件完成了工藝流程的設(shè)計(jì)與仿真;使用器件仿真軟件MEDICI來(lái)進(jìn)行所需器件的設(shè)計(jì)和仿真,對(duì)設(shè)計(jì)中使用的功率MOS器件,我們仿真了其閾值電壓、擊穿電壓和導(dǎo)通電阻等參數(shù)。之后基于這種工藝和器件,對(duì)芯片內(nèi)部電路進(jìn)行了設(shè)計(jì)和仿真,仿真使用的是電路仿真軟件Cadence,... 

【文章來(lái)源】：電子科技大學(xué)四川省 211工程院校 985工程院校 教育部直屬院校

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【學(xué)位級(jí)別】：碩士

【部分圖文】：

常見(jiàn)的三種CMOS模擬開(kāi)關(guān)原理圖[17]

紀(jì)ǖ淖刺?率保?紀(jì)ǖ牧礁齠絲謚?淶牡緦韃鈧擔(dān)??囟下┑緦魘侵岡?開(kāi)關(guān)關(guān)斷的情況下時(shí)，開(kāi)關(guān)的兩個(gè)端口之間的電流值；（3）CD/CS和CSD，即寄生電容，分別是指開(kāi)關(guān)兩個(gè)端口與地之間的寄生電容和兩個(gè)端口之間的寄生電容。既然單個(gè)MOS管就能導(dǎo)通，互補(bǔ)型CMOS模擬開(kāi)關(guān)必然有其獨(dú)特的優(yōu)勢(shì)才會(huì)被采用，其主要原因是單通道CMOS模擬開(kāi)關(guān)的導(dǎo)通電阻會(huì)隨著其柵極電壓，即控制信號(hào)電壓的擺動(dòng)而隨時(shí)上下波動(dòng)，無(wú)法穩(wěn)定在一個(gè)值不變，而互補(bǔ)型采用的兩個(gè)互補(bǔ)MOS管，則可以利用本身互補(bǔ)的結(jié)構(gòu)來(lái)減少其導(dǎo)通電阻的變化，使其較為穩(wěn)定，圖1-3就是單個(gè)NMOS或PMOS的導(dǎo)通電阻隨控制電壓的波動(dòng)和CMOS之間的對(duì)比，從圖上可以看出，如果采用單個(gè)PMOS或NMOS管，則在柵極電壓較小和較大時(shí)，其導(dǎo)通電阻差距非常大，而采用互補(bǔ)型結(jié)構(gòu)的CMOS模擬開(kāi)關(guān)，不僅整體波動(dòng)很小，基本穩(wěn)定在一個(gè)值，同時(shí)因?yàn)槠溆行?dǎo)通電阻一直是兩個(gè)互補(bǔ)的管中較小的那個(gè)，其平均阻值比單個(gè)MOS管小了非常多。除了以上可以降低導(dǎo)通電阻的優(yōu)勢(shì)之外，CMOS模擬開(kāi)關(guān)還有一個(gè)很大的優(yōu)點(diǎn)是其具備無(wú)壓降的雙向傳輸能力，即不管是從S端到D端或是從D端到S端，也不在意傳輸電平的高低，其通過(guò)開(kāi)關(guān)的信號(hào)都是無(wú)損的。而因?yàn)槠浠パa(bǔ)的特性，控制信號(hào)開(kāi)啟時(shí)其互補(bǔ)的兩個(gè)MOS管都會(huì)導(dǎo)通，這可以有效緩解在控制信號(hào)關(guān)閉時(shí)帶來(lái)的時(shí)鐘饋通和電荷注入等情況[18]。圖1-3互補(bǔ)型CMOS模擬開(kāi)關(guān)的導(dǎo)通電阻隨控制電壓的變化情況

OS管同時(shí)開(kāi)啟與關(guān)斷，而且要求兩個(gè)控制信號(hào)要嚴(yán)格互補(bǔ)，誤差不能過(guò)大而倒是出現(xiàn)過(guò)大的漏電流。而且在開(kāi)關(guān)關(guān)閉的情況下，互補(bǔ)的兩個(gè)MOS管的柵極都是有電壓的，若需要通過(guò)開(kāi)關(guān)的信號(hào)電壓過(guò)高或過(guò)低，則可能導(dǎo)致兩個(gè)MOS管中會(huì)有一個(gè)導(dǎo)通，從而形成開(kāi)關(guān)無(wú)法關(guān)斷的情況，因此作為互補(bǔ)性CMOS模擬開(kāi)關(guān)，其輸入電壓范圍必須要做出一定的限制，若無(wú)限制還有可能因此開(kāi)關(guān)管擊穿的情況[19]。普通的CMOS電路還有一個(gè)常見(jiàn)的問(wèn)題，就是CMOS工藝中很容易出現(xiàn)的pnpn結(jié)構(gòu)，這種結(jié)構(gòu)是集成電路中的一大常見(jiàn)問(wèn)題——閂鎖效應(yīng)的主要誘因，如圖1-4所示。圖中可以看出，最底下的P型襯底和為了形成NMOS而注入的N阱之間形成了一個(gè)PN結(jié)，在一般情況下，該P(yáng)N結(jié)處于反偏狀態(tài)，襯底和N阱之間會(huì)存在pA級(jí)別的漏電流，此時(shí)的由于工藝形成的三極管Q1和Q2處于截止?fàn)顟B(tài)；若工作狀態(tài)發(fā)生變化，有在VDD和VSS之間形成異常的襯底電流的可能，若這種不正常的襯底電流過(guò)大，則會(huì)在圖中的電阻R1上分擔(dān)比較大的電壓，而這些電壓也同時(shí)作用于寄生三極管Q1的發(fā)射結(jié)，同樣的，電阻R2上也有可能有比較大的電壓降，同時(shí)也作用于寄生晶體管Q2，根據(jù)三極管的基本原理我們可以知道，如果其發(fā)射結(jié)電壓超過(guò)0.7V，該三極管就會(huì)導(dǎo)通，因此如果兩個(gè)三極管同時(shí)導(dǎo)通，則會(huì)連接VDD和VSS，使其形成通路，這種情況下如果兩個(gè)寄生三極管的放大系數(shù)之積大于1，即若1()×2()>1，就會(huì)使流過(guò)的電流不斷放大，在兩個(gè)寄生三極管之間形成一個(gè)正反饋，這時(shí)就算外部環(huán)境一切正常，因?yàn)閮?nèi)部的正反饋，形成的回路依舊無(wú)法關(guān)斷，其中的電流依然會(huì)不斷增大，最后就會(huì)將芯片完全燒毀，無(wú)法工作。圖1-4一般CMOS結(jié)構(gòu)中的寄生回路(a)器件結(jié)構(gòu)剖面圖；(b)等效電路圖


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