近年來(lái),隨著國(guó)家對(duì)微電子與集成電路行業(yè)的重視程度越來(lái)越高,整個(gè)集成電路行業(yè)的發(fā)展以驚人的速度提高,其中,模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter,ADC）身為模擬領(lǐng)域與數(shù)字領(lǐng)域連結(jié)的橋梁,其發(fā)展程度深受人們重視。隨著人們對(duì)ADC的需求越來(lái)越高,對(duì)于性能的要求同時(shí)也在增長(zhǎng)。但由于現(xiàn)在的設(shè)計(jì)思路及工藝技術(shù)的限制,ADC的轉(zhuǎn)換結(jié)果存在誤差,因此人們開始開發(fā)校準(zhǔn)技術(shù),通過(guò)補(bǔ)償?shù)氖侄螌DC的性能提高,接近初始的設(shè)計(jì)目標(biāo)。本文針對(duì)一款自主研發(fā)的5Gsps 8Bit折疊內(nèi)插ADC設(shè)計(jì)了一種基于現(xiàn)場(chǎng)可編程邏輯門陣列（Field Programmable Gate Array,FPGA）的片外誤差后臺(tái)校準(zhǔn)技術(shù)。本文首先闡述了本課題的研究背景與意義,以及當(dāng)今國(guó)內(nèi)外的研究進(jìn)展。其次介紹了折疊內(nèi)插ADC的工作原理,以及傳統(tǒng)的折疊內(nèi)插結(jié)構(gòu)和改進(jìn)后的流水線級(jí)聯(lián)結(jié)構(gòu),分析了折疊內(nèi)插ADC的四種主要誤差:增益誤差、偏移誤差、時(shí)間采樣誤差以及非線性誤差。研究了關(guān)于折疊內(nèi)插ADC幾種誤差的校準(zhǔn)方法,提出了新的對(duì)于積分非線性（Integral Nonlinearity,INL）的校準(zhǔn)算法。最終在... 

【文章來(lái)源】：中國(guó)科學(xué)院大學(xué)(中國(guó)科學(xué)院人工智能學(xué)院)北京市

【文章頁(yè)數(shù)】：84 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖２．?３經(jīng)典折疊內(nèi)插ＡＤＣ整體框圖??Ｆｉｇｕｒｅ?２．３?Ｇｅｎｅｒａｌ?ｂｌｏｃｋ?ｄｉａｇｒａｍ?ｏｆ?ｃｌａｓｓｉｃ?ｆｏｌｄａｂｌｅ?ｉｎｔｅｒｐｏｌａｔｉｏｎ?ＡＤＣ??

?基于ＦＰＧＡ的高速折疊內(nèi)插ＡＤＣ校準(zhǔn)技術(shù)研究???２．３多級(jí)級(jí)聯(lián)折疊內(nèi)插結(jié)構(gòu)??若ＡＤＣ的精度越高，則需要更多的過(guò)零點(diǎn)，而增大折疊系數(shù)和內(nèi)插系數(shù)可??以達(dá)到這一目的，但是若在單級(jí)電路中設(shè)計(jì)較大的折疊系數(shù)和內(nèi)插系數(shù)十分困難。??為了解決這一問(wèn)題，通常使用級(jí)聯(lián)折疊內(nèi)插結(jié)構(gòu)。例如圖２．?７，前一級(jí)３個(gè)折疊??比較器產(chǎn)生三個(gè)折疊信號(hào)ＦＩ、Ｆ２及Ｆ３，每個(gè)折疊信號(hào)有一個(gè)過(guò)零點(diǎn)，將折疊信??號(hào)ＦＩ、Ｆ２和Ｆ３級(jí)聯(lián)輸出到下一級(jí)折疊比較器并由其輸出Ｆｏｕｔ，將三個(gè)過(guò)零點(diǎn)??匯總到一個(gè)折疊信號(hào)中，見圖２．?８。由此可見，級(jí)聯(lián)結(jié)構(gòu)使單個(gè)折疊比較器的折??疊系數(shù)降低了，并且同時(shí)一定程度上緩解了由于倍頻效應(yīng)等因素帶來(lái)的一系列非??理想因素。同理，內(nèi)插網(wǎng)絡(luò)也可采用級(jí)聯(lián)結(jié)構(gòu)。??Ｖｒｅｆｌ??Ｖｒｅｆ４?［＝＞?折疊放一￣－??Ｖｒｅｆ７?Ｉ?〉??Ｖｒｅｆ２＾ｒ＾＼?＾＾？Ｆｏｕｔ??Ｖｒｅｆ８?ｃ＝＞??Ｖｒｅｆ３?ｃ＝Ｃ＞??Ｖｒｅｆ６?ｉ＝＾＞????Ｖｒｅｆ９?？＝＝Ｃ＞?Ｆ３??圖２．?７級(jí)聯(lián)折疊結(jié)構(gòu)圖??Ｆｉｇｕｒｅ?２．７?Ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??＾?ｉ?，，，，．??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??Ｆｌｌ?；?Ｆ２；?Ｓ３?！?！??－??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??圖２．?８級(jí)聯(lián)折疊結(jié)構(gòu)波形圖??Ｆｉｇｕｒｅ?２．８?Ｗａｖｅｆｏｒｍ?ｏｆ?ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??在多級(jí)級(jí)聯(lián)結(jié)構(gòu)中，每一級(jí)折疊內(nèi)插結(jié)構(gòu)都需要足夠多的建立時(shí)間和保持時(shí)??１２??

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【參考文獻(xiàn)】：
期刊論文
[1]基于FPGA的超高速時(shí)間交織ADC后臺(tái)校準(zhǔn)技術(shù)[J]. 白文帥,武錦,吳旦昱,周磊,武夢(mèng)龍.  電子學(xué)報(bào). 2018(08)
[2]碼密度法測(cè)量模數(shù)轉(zhuǎn)換器的靜態(tài)參數(shù)[J]. 方穗明,王占倉(cāng).  北京工業(yè)大學(xué)學(xué)報(bào). 2006(11)
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[4]高速模/數(shù)轉(zhuǎn)換器常規(guī)參數(shù)的動(dòng)態(tài)測(cè)試[J]. 蔣和倫.  微電子學(xué). 2003(03)

碩士論文
[1]時(shí)間交織模數(shù)轉(zhuǎn)換器校準(zhǔn)方法的研究與設(shè)計(jì)[D]. 秦明龍.北方工業(yè)大學(xué) 2018
[2]時(shí)間交替高速采樣技術(shù)研究[D]. 尹亮.中國(guó)工程物理研究院 2007
[3]基于兩片AD6645高精度數(shù)據(jù)采集系統(tǒng)研究[D]. 張清洪.電子科技大學(xué) 2005



本文編號(hào)：3056524