近年來,隨著國家對微電子與集成電路行業(yè)的重視程度越來越高,整個集成電路行業(yè)的發(fā)展以驚人的速度提高,其中,模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter,ADC）身為模擬領(lǐng)域與數(shù)字領(lǐng)域連結(jié)的橋梁,其發(fā)展程度深受人們重視。隨著人們對ADC的需求越來越高,對于性能的要求同時也在增長。但由于現(xiàn)在的設(shè)計思路及工藝技術(shù)的限制,ADC的轉(zhuǎn)換結(jié)果存在誤差,因此人們開始開發(fā)校準(zhǔn)技術(shù),通過補償?shù)氖侄螌DC的性能提高,接近初始的設(shè)計目標(biāo)。本文針對一款自主研發(fā)的5Gsps 8Bit折疊內(nèi)插ADC設(shè)計了一種基于現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array,FPGA）的片外誤差后臺校準(zhǔn)技術(shù)。本文首先闡述了本課題的研究背景與意義,以及當(dāng)今國內(nèi)外的研究進展。其次介紹了折疊內(nèi)插ADC的工作原理,以及傳統(tǒng)的折疊內(nèi)插結(jié)構(gòu)和改進后的流水線級聯(lián)結(jié)構(gòu),分析了折疊內(nèi)插ADC的四種主要誤差:增益誤差、偏移誤差、時間采樣誤差以及非線性誤差。研究了關(guān)于折疊內(nèi)插ADC幾種誤差的校準(zhǔn)方法,提出了新的對于積分非線性（Integral Nonlinearity,INL）的校準(zhǔn)算法。最終在... 

【文章來源】：中國科學(xué)院大學(xué)(中國科學(xué)院人工智能學(xué)院)北京市

【文章頁數(shù)】：84 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖２．?３經(jīng)典折疊內(nèi)插ＡＤＣ整體框圖??Ｆｉｇｕｒｅ?２．３?Ｇｅｎｅｒａｌ?ｂｌｏｃｋ?ｄｉａｇｒａｍ?ｏｆ?ｃｌａｓｓｉｃ?ｆｏｌｄａｂｌｅ?ｉｎｔｅｒｐｏｌａｔｉｏｎ?ＡＤＣ??

?基于ＦＰＧＡ的高速折疊內(nèi)插ＡＤＣ校準(zhǔn)技術(shù)研究???２．３多級級聯(lián)折疊內(nèi)插結(jié)構(gòu)??若ＡＤＣ的精度越高，則需要更多的過零點，而增大折疊系數(shù)和內(nèi)插系數(shù)可??以達到這一目的，但是若在單級電路中設(shè)計較大的折疊系數(shù)和內(nèi)插系數(shù)十分困難。??為了解決這一問題，通常使用級聯(lián)折疊內(nèi)插結(jié)構(gòu)。例如圖２．?７，前一級３個折疊??比較器產(chǎn)生三個折疊信號ＦＩ、Ｆ２及Ｆ３，每個折疊信號有一個過零點，將折疊信??號ＦＩ、Ｆ２和Ｆ３級聯(lián)輸出到下一級折疊比較器并由其輸出Ｆｏｕｔ，將三個過零點??匯總到一個折疊信號中，見圖２．?８。由此可見，級聯(lián)結(jié)構(gòu)使單個折疊比較器的折??疊系數(shù)降低了，并且同時一定程度上緩解了由于倍頻效應(yīng)等因素帶來的一系列非??理想因素。同理，內(nèi)插網(wǎng)絡(luò)也可采用級聯(lián)結(jié)構(gòu)。??Ｖｒｅｆｌ??Ｖｒｅｆ４?［＝＞?折疊放一￣－??Ｖｒｅｆ７?Ｉ?〉??Ｖｒｅｆ２＾ｒ＾＼?＾＾？Ｆｏｕｔ??Ｖｒｅｆ８?ｃ＝＞??Ｖｒｅｆ３?ｃ＝Ｃ＞??Ｖｒｅｆ６?ｉ＝＾＞????Ｖｒｅｆ９?？＝＝Ｃ＞?Ｆ３??圖２．?７級聯(lián)折疊結(jié)構(gòu)圖??Ｆｉｇｕｒｅ?２．７?Ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??＾?ｉ?，，，，．??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??Ｆｌｌ?；?Ｆ２；?Ｓ３?！?！??－??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??ｉ?ｉ?ｉ?ｉ?ｉ?ｉ??圖２．?８級聯(lián)折疊結(jié)構(gòu)波形圖??Ｆｉｇｕｒｅ?２．８?Ｗａｖｅｆｏｒｍ?ｏｆ?ｃａｓｃａｄｅ?ｆｏｌｄｉｎｇ?ｓｔｒｕｃｔｕｒｅ??在多級級聯(lián)結(jié)構(gòu)中，每一級折疊內(nèi)插結(jié)構(gòu)都需要足夠多的建立時間和保持時??１２??

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【參考文獻】：
期刊論文
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碩士論文
[1]時間交織模數(shù)轉(zhuǎn)換器校準(zhǔn)方法的研究與設(shè)計[D]. 秦明龍.北方工業(yè)大學(xué) 2018
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[3]基于兩片AD6645高精度數(shù)據(jù)采集系統(tǒng)研究[D]. 張清洪.電子科技大學(xué) 2005



本文編號：3056524