基于硅通孔的三維集成電路不僅具有更高的集成度、更短的互連線長度、更好的噪聲抑制能力、更低的功率損耗和更快的數(shù)據(jù)傳輸速率等諸多優(yōu)勢(shì)。然而,隨著芯片工作頻率的上升,三維集成電路中各組件之間的噪聲耦合帶來嚴(yán)重的電磁干擾和信號(hào)完整性問題。因此,本文將針對(duì)三維集成電路中差分傳輸通道的信號(hào)完整性問題展開深入研究,相關(guān)工作分為以下三部分:本文的第一部分內(nèi)容主要針對(duì)三維集成電路中的差分傳輸通道開展電路建模和性能分析。本文將分別針對(duì)上述地-信號(hào)-信號(hào)-地（GSSG）型硅通孔和水平方向上的片上差分互連線以及兩者共同組成的整個(gè)差分傳輸通道進(jìn)行電路建模和特性分析。在第二部分中,本文將基于先前提出的簡化電路模型,針對(duì)三種差分傳輸通道開展無源均衡器設(shè)計(jì)。針對(duì)不同類型的差分傳輸通道,本文分別提出了基于系統(tǒng)傳遞函數(shù)和基于碼間串?dāng)_消除算法的無源均衡器設(shè)計(jì)方法。第三部分主要致力于研究和解決傳統(tǒng)差分傳輸通道中的串?dāng)_問題。本文提出了屏蔽差分環(huán)形硅通孔結(jié)構(gòu),借助多物理場(chǎng)仿真軟件研究了屏蔽差分環(huán)形硅通孔的熱力學(xué)特性。之后,本文研究了屏蔽差分環(huán)形硅通孔中存在的浮硅效應(yīng),精確提取了浮硅效應(yīng)導(dǎo)致的非線性MOS電容,傳輸結(jié)構(gòu)的時(shí)域和頻域... 

【文章來源】：杭州電子科技大學(xué)浙江省

【文章頁數(shù)】：99 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

增加晶體管布局密度對(duì)降低集成電路成本具有重要意義[13]

杭州電子科技大學(xué)碩士學(xué)位論文2小晶體管尺寸，不僅降低了芯片制造鏈的固有成本，協(xié)助半導(dǎo)體行業(yè)獲取了巨大的經(jīng)濟(jì)利益，還能不斷提高芯片性能，從而帶來科研層面與消費(fèi)層面的技術(shù)推動(dòng)，可謂是一舉兩得。圖1.2增加晶體管布局密度對(duì)降低集成電路成本具有重要意義[13]然而，隨著半導(dǎo)體工藝的飛速進(jìn)步，集成電路中晶體管和互連線的特征尺寸逐漸接近物理極限，進(jìn)一步提升工藝縮小晶體管尺寸反而產(chǎn)生了更高的成本壓力。為發(fā)展當(dāng)前最先進(jìn)的7nm制程工藝，半導(dǎo)體廠商紛紛引入鰭式場(chǎng)效應(yīng)晶體管（FinField-EffectTransistor,FinFET）[14]、多重圖形光刻（Multi-PatterningLithography）[15]、極紫外光刻（ExtremeUltravioletLithography,EUV）[16]甚至是全柵場(chǎng)效應(yīng)晶體管（Gate-All-GroundFET,GAAFET）[17]等先進(jìn)技術(shù)。上述先進(jìn)技術(shù)的引入雖然在某種程度上延續(xù)著摩爾定律，但由此帶來的制造成本已顯著降低了器件特征尺寸縮小產(chǎn)生的經(jīng)濟(jì)效益。另一方面，除去每次縮小器件的特征尺寸都能提升芯片40%左右的能效比之外，其對(duì)10nm制程至更先進(jìn)工藝芯片所帶來的的性能提升已所剩無幾[18]。如圖1.3(a)所示，雖然單位芯片所容納的晶體管數(shù)目呈線性遞增趨勢(shì)，但自2004(a)(b)圖1.3(a)單芯片晶體管數(shù)量逐年遞增但時(shí)鐘頻率自2004年停止增長[19]；(b)單處理器的內(nèi)核數(shù)量自2000年開始增加[20]

徊椒⒄故票氐賈縷骷?奶卣鞒嘰綺歡锨鶻?錮砑?蓿?紗舜?來的量子效應(yīng)將在很大程度上影響電路系統(tǒng)的穩(wěn)定性[21]。即便保持當(dāng)前芯片工作頻率不再增加，器件特征尺寸的進(jìn)一步縮小依然會(huì)引發(fā)嚴(yán)重的電流泄漏問題，致使芯片熱問題變得更加嚴(yán)峻[22]。正如2015年最后一版國際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖[23]（InternationalTechnologyRoadmapforSemiconductors,ITRS）指出，“摩爾定律即將失效，必須尋求延續(xù)摩爾定律的方法1”。似乎一切跡象都在表明摩爾定律即將結(jié)束其輝煌的一生，未來集成電路的發(fā)展方向正在步入關(guān)鍵的岔路口。(a)(b)圖1.4(a)ITRS發(fā)布的深度摩爾與擴(kuò)充摩爾規(guī)劃[21],[23]；(b)擴(kuò)充摩爾器件結(jié)合深度摩爾的布局[21],[29]盡管摩爾定律的終結(jié)會(huì)使整個(gè)半導(dǎo)體行業(yè)受到嚴(yán)重威脅，但是信息技術(shù)前進(jìn)的步伐不會(huì)因此而停歇。正如微軟企業(yè)副總裁彼得·李（PeterLee）指出，“摩爾定律的終結(jié)將會(huì)是一個(gè)轉(zhuǎn)折點(diǎn)，這充滿挑戰(zhàn)，但同時(shí)也是一個(gè)機(jī)會(huì)，可以探索不同的方向，并真正做到打破常規(guī)2”。業(yè)界及時(shí)扭轉(zhuǎn)了思路，不再一味追求通過改進(jìn)工藝來縮小器件的特征尺寸，轉(zhuǎn)而從芯片架構(gòu)、新型封裝等方面入手來提高芯片的集成度，以此來制造更高性能、更低功耗、更低成本的芯片。目前ITRS主導(dǎo)的半導(dǎo)體行業(yè)發(fā)展規(guī)劃提出了如圖1.4(a)所示的兩種發(fā)展模式[24],[25]：一種為通過探索諸如碳納米管、石墨烯等碳基材料創(chuàng)造的新型器件來發(fā)展超越CMOS技術(shù)的深1“Moore’sLawisdead,longliveMoore’sLaw!”2“TheendofMoore’slawcouldbeaninflectionpoint,”saysMicrosoft’sDrLee.“It’sfullofchallenges—butit’salsoachancetostrikeoutindifferentdirections,andtoreallyshakethingsup.”

【參考文獻(xiàn)】：
期刊論文
[1]信號(hào)完整性揭秘:于博士SI設(shè)計(jì)手記[J]. 于爭.  中國科技信息. 2013(24)

碩士論文
[1]三維集成電路中硅通孔的建模與仿真研究[D]. 鄭杰.杭州電子科技大學(xué) 2017



本文編號(hào)：3045841