高速低亞穩(wěn)率Pipelined-SAR ADC的研究與設計
發(fā)布時間:2021-02-15 17:22
近年來,隨著智能手機、汽車電子系統(tǒng)、人工智能系統(tǒng)等行業(yè)的發(fā)展,半導體行業(yè)發(fā)展迅速。ADC連接著數(shù)字世界和模擬世界,在集成電路領域中是極其重要的電路模塊,信號傳遞的質量、速度和它的電路性能息息相關,因此,研究和設計高性能的ADC電路是非常有意義的。目前常見的ADC的種類有快閃型(Flash)ADC、Sigma-Delta型ADC、流水線型(Pipeline)ADC、逐次逼近寄存器型(Successive Approximation Register,SAR)ADC等。Pipeline ADC以流水線式的模式工作,廣泛應用于高速中高精度的場合。SAR ADC電路的結構簡單,廣泛應用于在高速低功耗中精度的場合。比較器作為ADC的核心模塊,它的亞穩(wěn)態(tài)會對ADC電路的整體性能造成影響,在高速ADC電路中比較器的亞穩(wěn)態(tài)問題更為嚴重。本文設計了一款10位高速低亞穩(wěn)率流水線逐次逼近模數(shù)轉換器(PipelinedSAR ADC),結合了傳統(tǒng)Pipeline ADC和SAR ADC電路的優(yōu)點,同時改善了這兩種結構的缺點。首先,闡述了比較器的亞穩(wěn)態(tài),分析了影響比較器亞穩(wěn)態(tài)的因素,并總結了目前已發(fā)表的降低比較...
【文章來源】:電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校
【文章頁數(shù)】:82 頁
【學位級別】:碩士
【文章目錄】:
摘要
abstract
第一章 緒論
1.1 研究背景及意義
1.2 國內外研究歷史與現(xiàn)狀
1.3 本論文的主要工作與論文結構
第二章 模數(shù)轉換器概述
2.1 模數(shù)轉換器簡介
2.2 模數(shù)轉換器的性能指標
2.2.1 靜態(tài)性能指標
2.2.2 動態(tài)性能指標
2.3 主流模數(shù)轉換器的架構與簡介
2.3.1 快閃型(Flash)模數(shù)轉換器
2.3.2 Sigma-Delta型模數(shù)轉換器
2.3.3 逐次逼近寄存器型模數(shù)轉換器
2.3.3.1 采樣保持電路
2.3.3.2 SAR控制邏輯電路
2.3.3.3 電容陣列(DAC)電路
2.3.3.4 比較器電路
2.3.4 流水線型(Pipeline)模數(shù)轉換器
2.4 本章小結
第三章 高速低亞穩(wěn)率Pipelined-SAR ADC的結構與建模
3.1 亞穩(wěn)率概述
3.1.1 比較器的亞穩(wěn)態(tài)
3.1.2 ADC電路中的亞穩(wěn)態(tài)
3.1.3 降低亞穩(wěn)率的方法
3.1.3.1 Tri-Level Comparator
3.1.3.2 Metastable-Then-Set Algorithm
3.1.3.3 Sparkle-Code Error Correction
3.1.3.4 Sparkle-Code Correction
3.1.3.5 小結
3.2 本文提出的降低亞穩(wěn)率的方法
3.2.1 比較器的失調電壓校準
3.2.2 雙比較器電路結構
3.3 Pipelined-SAR ADC的關鍵模塊設計
3.3.1 電容陣列設計
3.3.2 殘差電壓放大器設計
3.3.2.1 閉環(huán)放大器
3.3.2.2 動態(tài)放大器
3.4 Pipelined-SAR ADC系統(tǒng)建模
3.5 本章小結
第四章 10位Pipelined-SAR ADC的實現(xiàn)與仿真
4.1 DAC電容陣列
4.2 比較器以及比較器失調校準
4.3 殘差電壓放大器
4.4 電路前仿真結果
4.5 本章小結
第五章 總結
5.1 工作總結
5.2 后續(xù)工作展望
致謝
參考文獻
攻讀碩士學位期間取得的成果
本文編號:3035249
【文章來源】:電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校
【文章頁數(shù)】:82 頁
【學位級別】:碩士
【文章目錄】:
摘要
abstract
第一章 緒論
1.1 研究背景及意義
1.2 國內外研究歷史與現(xiàn)狀
1.3 本論文的主要工作與論文結構
第二章 模數(shù)轉換器概述
2.1 模數(shù)轉換器簡介
2.2 模數(shù)轉換器的性能指標
2.2.1 靜態(tài)性能指標
2.2.2 動態(tài)性能指標
2.3 主流模數(shù)轉換器的架構與簡介
2.3.1 快閃型(Flash)模數(shù)轉換器
2.3.2 Sigma-Delta型模數(shù)轉換器
2.3.3 逐次逼近寄存器型模數(shù)轉換器
2.3.3.1 采樣保持電路
2.3.3.2 SAR控制邏輯電路
2.3.3.3 電容陣列(DAC)電路
2.3.3.4 比較器電路
2.3.4 流水線型(Pipeline)模數(shù)轉換器
2.4 本章小結
第三章 高速低亞穩(wěn)率Pipelined-SAR ADC的結構與建模
3.1 亞穩(wěn)率概述
3.1.1 比較器的亞穩(wěn)態(tài)
3.1.2 ADC電路中的亞穩(wěn)態(tài)
3.1.3 降低亞穩(wěn)率的方法
3.1.3.1 Tri-Level Comparator
3.1.3.2 Metastable-Then-Set Algorithm
3.1.3.3 Sparkle-Code Error Correction
3.1.3.4 Sparkle-Code Correction
3.1.3.5 小結
3.2 本文提出的降低亞穩(wěn)率的方法
3.2.1 比較器的失調電壓校準
3.2.2 雙比較器電路結構
3.3 Pipelined-SAR ADC的關鍵模塊設計
3.3.1 電容陣列設計
3.3.2 殘差電壓放大器設計
3.3.2.1 閉環(huán)放大器
3.3.2.2 動態(tài)放大器
3.4 Pipelined-SAR ADC系統(tǒng)建模
3.5 本章小結
第四章 10位Pipelined-SAR ADC的實現(xiàn)與仿真
4.1 DAC電容陣列
4.2 比較器以及比較器失調校準
4.3 殘差電壓放大器
4.4 電路前仿真結果
4.5 本章小結
第五章 總結
5.1 工作總結
5.2 后續(xù)工作展望
致謝
參考文獻
攻讀碩士學位期間取得的成果
本文編號:3035249
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