隨著芯片特征尺寸的不斷縮小以及三維集成電路（3D-IC）技術(shù)的出現(xiàn),芯片的單位面積內(nèi)可集成越來越多的晶體管,因此帶來的電阻性電壓降（IR-drop）問題愈發(fā)嚴(yán)重。目前,片上電源分配網(wǎng)絡(luò)（PDN）的節(jié)點(diǎn)已增長(zhǎng)到上千萬的地步,IR-drop噪聲的仿真與計(jì)算需要耗費(fèi)大量時(shí)間。過大的IR-drop會(huì)造成芯片內(nèi)部延時(shí)增大、時(shí)鐘抖動(dòng),甚至?xí)斐尚酒倪壿嬪e(cuò)誤,影響芯片的功能。三維電源分配網(wǎng)絡(luò)（3D-PDN）是位于三維芯片內(nèi)部,用于向芯片上晶體管提供穩(wěn)定電壓的供電網(wǎng)絡(luò),其也是三維芯片中IR-drop產(chǎn)生的根源。因此,如何快速計(jì)算并減小3D-PDN中的IR-drop,已經(jīng)成為3D-IC設(shè)計(jì)中的一個(gè)重要目標(biāo)。本文建立了3D-PDN的等效模型,該模型由多層片上PDN、網(wǎng)絡(luò)層之間的TSV以及微焊球組成。采用分步建模的方式,分別建立了TSV、微焊球以及片上PDN的等效模型,并采用公式計(jì)算或軟件仿真的方式提取了相應(yīng)的寄生參數(shù),最后依據(jù)實(shí)際電路結(jié)構(gòu)進(jìn)行互連。相較于傳統(tǒng)模型,該模型額外考慮了片上PDN的寄生電容,并對(duì)電源線進(jìn)行分段建模。驗(yàn)證結(jié)果表明,在頻率為0.1GHz-15GHz的范圍內(nèi),本文模型與參考模型的自阻... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：95 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

TSV邊緣分布下VH的公式值與ADS仿真值對(duì)比

【參考文獻(xiàn)】：
期刊論文
[1]考慮硅襯底效應(yīng)的基于TSV的3D-IC電源分配網(wǎng)絡(luò)建模[J]. 孫浩,趙振宇,劉欣.  計(jì)算機(jī)工程與科學(xué). 2014(12)

博士論文
[1]深亞微米VLSI電源/地線網(wǎng)絡(luò)信號(hào)完整性主要問題的算法研究[D]. 蘇浩航.西安電子科技大學(xué) 2008

碩士論文
[1]VLSI P/G網(wǎng)的瞬態(tài)IR-drop分析[D]. 滿進(jìn)財(cái).西安電子科技大學(xué) 2007



本文編號(hào)：3022651