發(fā)布時(shí)間：2021-02-01 12:25

　　最近的研究表明,為了滿足傳輸高速數(shù)據(jù)的需求,串行通信系統(tǒng)的帶寬平均每?jī)赡暝鲩L(zhǎng)為原來(lái)的2到3倍。作為SerDes系統(tǒng)中的關(guān)鍵模塊,時(shí)鐘數(shù)據(jù)恢復(fù)電路（Clock and Data Recovery,CDR）直接限制了數(shù)據(jù)傳輸速率的提高。因此,實(shí)現(xiàn)高速的CDR電路在過(guò)去一直是人們追求的目標(biāo),并且將繼續(xù)持續(xù)下去。而對(duì)于基于鎖相環(huán)（Phase-Locked Loop,PLL）的CDR電路來(lái)說(shuō),為了能夠處理高速的數(shù)據(jù)流,需要高速時(shí)鐘對(duì)輸入數(shù)據(jù)進(jìn)行采樣。同樣,為了提高采樣精度,又需要時(shí)鐘具有很低的抖動(dòng)。因此,實(shí)現(xiàn)能夠產(chǎn)生高速低抖動(dòng)時(shí)鐘功能的PLL模塊是實(shí)現(xiàn)高速CDR系統(tǒng)的重要前提。在高速SerDes數(shù)據(jù)傳輸?shù)捻?xiàng)目背景下,本文設(shè)計(jì)實(shí)現(xiàn)了一種應(yīng)用于12.5Gb/s SerDes CDR中的頻率鎖定環(huán)路,其本質(zhì)便是一個(gè)PLL電路。為了實(shí)現(xiàn)輸出時(shí)鐘的高速和低抖動(dòng)特性,本文主要對(duì)PLL中的三個(gè)模塊進(jìn)行了重點(diǎn)設(shè)計(jì):第一,提出了一種新型的環(huán)形壓控振蕩器（Voltage-Controlled Oscillator,VCO）延遲單元結(jié)構(gòu),即無(wú)尾電流源的交叉耦合結(jié)構(gòu),該結(jié)構(gòu)能夠有效降低VCO的壓控增益,并且能夠?qū)CO... 

【文章來(lái)源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：67 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題來(lái)源及研究目的和意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
        1.2.1 國(guó)外研究現(xiàn)狀
        1.2.2 國(guó)內(nèi)研究現(xiàn)狀
        1.2.3 研究現(xiàn)狀分析
    1.3 本文研究?jī)?nèi)容
第2章 頻率鎖定環(huán)路的原理及系統(tǒng)設(shè)計(jì)
    2.1 時(shí)鐘數(shù)據(jù)恢復(fù)電路簡(jiǎn)介
        2.1.1 CDR電路基本原理
        2.1.2 CDR電路的常用結(jié)構(gòu)
        2.1.3 基于PLL的CDR的改進(jìn)結(jié)構(gòu)
    2.2 頻率鎖定環(huán)路基本原理
        2.2.1 鑒頻鑒相器基本原理
        2.2.2 電荷泵基本原理
        2.2.3 低通濾波器基本原理
        2.2.4 壓控振蕩器基本原理
        2.2.5 分頻器基本原理
    2.3 頻率鎖定環(huán)路數(shù)學(xué)模型及參數(shù)設(shè)計(jì)
        2.3.1 頻率鎖定環(huán)路數(shù)學(xué)模型
        2.3.2 頻率鎖定環(huán)路的參數(shù)設(shè)計(jì)
    2.4 頻率鎖定環(huán)路的Verilog-A建模及仿真
    2.5 本章小結(jié)
第3章 頻率鎖定環(huán)路的電路設(shè)計(jì)
    3.1 鑒頻鑒相器的電路實(shí)現(xiàn)
        3.1.1 傳統(tǒng)的鑒頻鑒相器電路結(jié)構(gòu)
        3.1.2 動(dòng)態(tài)結(jié)構(gòu)的鑒頻鑒相器實(shí)現(xiàn)
        3.1.3 鑒頻鑒相器仿真結(jié)果
    3.2 電荷泵的電路實(shí)現(xiàn)
        3.2.1 傳統(tǒng)的電荷泵電路
        3.2.2 改進(jìn)的電荷泵電路
        3.2.3 基準(zhǔn)電流產(chǎn)生電路
        3.2.4 電荷泵仿真結(jié)果
    3.3 壓控振蕩器的電路實(shí)現(xiàn)
        3.3.1 傳統(tǒng)的壓控振蕩器延遲單元
        3.3.2 新型交叉耦合延遲單元
        3.3.3 輸出整形電路設(shè)計(jì)
        3.3.4 壓控振蕩器仿真結(jié)果
    3.4 分頻器的電路實(shí)現(xiàn)
        3.4.1 分頻器的設(shè)計(jì)
        3.4.2 分頻器仿真結(jié)果
    3.5 頻率鎖定環(huán)路整體仿真
    3.6 本章小結(jié)
第4章 頻率鎖定環(huán)路版圖設(shè)計(jì)
    4.1 各模塊的版圖設(shè)計(jì)
        4.1.1 鑒頻鑒相器的版圖設(shè)計(jì)
        4.1.2 電荷泵的版圖設(shè)計(jì)
        4.1.3 壓控振蕩器的版圖設(shè)計(jì)
        4.1.4 分頻器的版圖設(shè)計(jì)
    4.2 CDR整體版圖設(shè)計(jì)
    4.3 版圖后仿真
    4.4 本章小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表的論文及其它成果
致謝


【參考文獻(xiàn)】：
期刊論文
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[2]高速時(shí)鐘與數(shù)據(jù)恢復(fù)電路技術(shù)研究[J]. 張長(zhǎng)春,王志功,郭宇峰,施思.  電路與系統(tǒng)學(xué)報(bào). 2012(03)
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博士論文
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[2]高速低噪聲鎖相時(shí)鐘恢復(fù)電路研究[D]. 王濤.復(fù)旦大學(xué) 2004

碩士論文
[1]50Mbps低功耗時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì)[D]. 王敏.哈爾濱工業(yè)大學(xué) 2015
[2]2.5Gb/s PS/PI型半速率時(shí)鐘數(shù)據(jù)恢復(fù)電路的研究與設(shè)計(jì)[D]. 李軒.南京郵電大學(xué) 2014
[3]10G SerDes中高速鎖相環(huán)的設(shè)計(jì)與研究[D]. 婁佳寧.電子科技大學(xué) 2013
[4]2.5Gbps時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)[D]. 楊宗雄.電子科技大學(xué) 2012
[5]高速串行RapidIO下3.125Gbps CDR中相位插值器的設(shè)計(jì)[D]. 鄒黎.國(guó)防科學(xué)技術(shù)大學(xué) 2011
[6]基于PLL的時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì)[D]. 劉期若.哈爾濱工業(yè)大學(xué) 2010
[7]高速串行RapidIO中CDR的關(guān)鍵電路設(shè)計(jì)[D]. 史妮妮.國(guó)防科學(xué)技術(shù)大學(xué) 2010
[8]行為仿真實(shí)現(xiàn)鎖相環(huán)設(shè)計(jì)優(yōu)化及噪聲性能預(yù)估的方法[D]. 李建軍.上海交通大學(xué) 2006



本文編號(hào)：3012771