高速光傳輸系統(tǒng)前向糾錯(cuò)編碼的設(shè)計(jì)與FPGA實(shí)現(xiàn)
發(fā)布時(shí)間:2021-01-31 00:57
在超100 G光網(wǎng)絡(luò)中,由于光信噪比惡化導(dǎo)致了誤碼嚴(yán)重等問題,因此在光網(wǎng)絡(luò)中普遍使用前向糾錯(cuò)編碼。傳統(tǒng)的RS編碼器時(shí)延大,不能滿足目前高速光網(wǎng)絡(luò)的需求,且高速編碼器相關(guān)的研究也非常少;RS譯碼器的研究大多集中在關(guān)鍵方程求解算法,針對(duì)降低時(shí)延方法的研究也較少。另一方面,近些年提出的極化碼在理論上可以達(dá)到信道容量的極限,因而得到了廣泛的關(guān)注,并有很大發(fā)展,是下一代前向糾錯(cuò)編碼的熱門研究?jī)?nèi)容。針對(duì)這些問題,本文做了以下幾方面的研究:(1)針對(duì)目前100GE和400GE以太網(wǎng)接口中使用的前向糾錯(cuò)編碼——里德-所羅門(544,514)碼,提出了遞推并行的編、譯碼結(jié)構(gòu),并通過FPGA實(shí)現(xiàn),單個(gè)編碼器模塊的吞吐量超過36 Gbit/s,計(jì)算校驗(yàn)位的延時(shí)約0.14,譯碼器單模塊吞吐量超過66Gbit/s,延時(shí)約0.17,完全滿足當(dāng)下高速光網(wǎng)絡(luò)需要。(2)研究了極化碼的編譯碼方法,并針對(duì)將來的靈活光網(wǎng)絡(luò),提出三種極化碼與里德-所羅門碼級(jí)聯(lián)的方案:兩種固定速率的級(jí)聯(lián)碼和一種二維幀結(jié)構(gòu)的級(jí)聯(lián)碼型。前兩種碼型適用于低信噪比時(shí),誤碼較高的場(chǎng)景;二維幀結(jié)構(gòu)的級(jí)聯(lián)碼則可以靈活改變信息速率和開銷比,能滿足各種信噪比條...
【文章來源】:武漢郵電科學(xué)研究院湖北省
【文章頁數(shù)】:78 頁
【學(xué)位級(jí)別】:碩士
【部分圖文】:
RS(544,514)編碼器
武漢郵電科學(xué)研究院碩士學(xué)位論文13特別地,當(dāng)<4時(shí)有3(4)=(4)[3000230012300123](4)2(4)=(4)[g2000g1g200g0g1g200g0g1g2](4)1(4)=(4)[1000010000100001](4)0(4)=(4)[0000000000000000](4)觀察式(2-13)可以發(fā)現(xiàn),其中的常數(shù)部分可以定義為一個(gè)列向量(4)=[000100210321](4)=[0()1()2()3()](2-14)其中0()~3()對(duì)于特定的寄存器而言,是4個(gè)常系數(shù),于是有(4)=4(0)+(4)(4)(2-15)同樣地,約定若下標(biāo)出現(xiàn)負(fù)值,則該項(xiàng)為0,舍去。由式(2-15)可以方便地得到每個(gè)(4)的邏輯電路圖,乘法器均為常系數(shù)乘法器,圖2-3所示為(4)的邏輯電路圖。圖2-2(4)的邏輯電路圖
武漢郵電科學(xué)研究院碩士學(xué)位論文14觀察以上(2-13)~(2-15)式可以發(fā)現(xiàn),式(2-15)分成了變量和常數(shù)兩部分,其中第4個(gè)寄存器的值4(0)和行向量(4)為變量,列向量(4)為常數(shù)。因此,可以提前使用Matlab軟件等工具計(jì)算出(4)的值來,最終實(shí)現(xiàn)的乘法操作只需要4*30=120個(gè)10比特常數(shù)GF乘法器,節(jié)省了資源,同時(shí)將結(jié)構(gòu)扁平化。信號(hào)輸入采用40bit位寬,并在最初的輸入前面補(bǔ)上兩個(gè)0碼元,因此,516個(gè)碼元4倍并行編碼需要129個(gè)周期,此外再加上1個(gè)周期用來初始化各寄存器的值,每個(gè)工作循環(huán)需要130個(gè)時(shí)鐘周期,4倍并行編碼器的整體框圖如圖2-3所示,對(duì)于本文中討論的KP4-FEC,即RS(544,514)有2=30,4倍并行故取4。如圖2-3中的30個(gè)~模塊即為圖2-2中虛線框內(nèi)的電路。圖2-34倍并行編碼器的整體框圖在=8時(shí),也可以推出類似的8并行編碼方式,兩種方式計(jì)算出的各項(xiàng)乘法系數(shù)見表2-1、表2-2。
【參考文獻(xiàn)】:
期刊論文
[1]一種100 Gbit/s/400 Gbit/s光網(wǎng)絡(luò)低時(shí)延FEC編譯碼的FPGA實(shí)現(xiàn)[J]. 施泓昊,呂建新. 光通信研究. 2019(06)
碩士論文
[1]速率兼容的極化碼編譯碼算法研究[D]. 王莎.哈爾濱工業(yè)大學(xué) 2017
[2]極化碼簡(jiǎn)化編譯碼算法及其在MIMO系統(tǒng)的應(yīng)用[D]. 馮博文.哈爾濱工業(yè)大學(xué) 2016
[3]高效Reed-Solomon碼硬判決譯碼器的研究與設(shè)計(jì)[D]. 彭星入.天津大學(xué) 2016
[4]基于FPGA的RS(255,223)編解碼器的高速并行實(shí)現(xiàn)[D]. 劉文國(guó).電子科技大學(xué) 2009
本文編號(hào):3009911
【文章來源】:武漢郵電科學(xué)研究院湖北省
【文章頁數(shù)】:78 頁
【學(xué)位級(jí)別】:碩士
【部分圖文】:
RS(544,514)編碼器
武漢郵電科學(xué)研究院碩士學(xué)位論文13特別地,當(dāng)<4時(shí)有3(4)=(4)[3000230012300123](4)2(4)=(4)[g2000g1g200g0g1g200g0g1g2](4)1(4)=(4)[1000010000100001](4)0(4)=(4)[0000000000000000](4)觀察式(2-13)可以發(fā)現(xiàn),其中的常數(shù)部分可以定義為一個(gè)列向量(4)=[000100210321](4)=[0()1()2()3()](2-14)其中0()~3()對(duì)于特定的寄存器而言,是4個(gè)常系數(shù),于是有(4)=4(0)+(4)(4)(2-15)同樣地,約定若下標(biāo)出現(xiàn)負(fù)值,則該項(xiàng)為0,舍去。由式(2-15)可以方便地得到每個(gè)(4)的邏輯電路圖,乘法器均為常系數(shù)乘法器,圖2-3所示為(4)的邏輯電路圖。圖2-2(4)的邏輯電路圖
武漢郵電科學(xué)研究院碩士學(xué)位論文14觀察以上(2-13)~(2-15)式可以發(fā)現(xiàn),式(2-15)分成了變量和常數(shù)兩部分,其中第4個(gè)寄存器的值4(0)和行向量(4)為變量,列向量(4)為常數(shù)。因此,可以提前使用Matlab軟件等工具計(jì)算出(4)的值來,最終實(shí)現(xiàn)的乘法操作只需要4*30=120個(gè)10比特常數(shù)GF乘法器,節(jié)省了資源,同時(shí)將結(jié)構(gòu)扁平化。信號(hào)輸入采用40bit位寬,并在最初的輸入前面補(bǔ)上兩個(gè)0碼元,因此,516個(gè)碼元4倍并行編碼需要129個(gè)周期,此外再加上1個(gè)周期用來初始化各寄存器的值,每個(gè)工作循環(huán)需要130個(gè)時(shí)鐘周期,4倍并行編碼器的整體框圖如圖2-3所示,對(duì)于本文中討論的KP4-FEC,即RS(544,514)有2=30,4倍并行故取4。如圖2-3中的30個(gè)~模塊即為圖2-2中虛線框內(nèi)的電路。圖2-34倍并行編碼器的整體框圖在=8時(shí),也可以推出類似的8并行編碼方式,兩種方式計(jì)算出的各項(xiàng)乘法系數(shù)見表2-1、表2-2。
【參考文獻(xiàn)】:
期刊論文
[1]一種100 Gbit/s/400 Gbit/s光網(wǎng)絡(luò)低時(shí)延FEC編譯碼的FPGA實(shí)現(xiàn)[J]. 施泓昊,呂建新. 光通信研究. 2019(06)
碩士論文
[1]速率兼容的極化碼編譯碼算法研究[D]. 王莎.哈爾濱工業(yè)大學(xué) 2017
[2]極化碼簡(jiǎn)化編譯碼算法及其在MIMO系統(tǒng)的應(yīng)用[D]. 馮博文.哈爾濱工業(yè)大學(xué) 2016
[3]高效Reed-Solomon碼硬判決譯碼器的研究與設(shè)計(jì)[D]. 彭星入.天津大學(xué) 2016
[4]基于FPGA的RS(255,223)編解碼器的高速并行實(shí)現(xiàn)[D]. 劉文國(guó).電子科技大學(xué) 2009
本文編號(hào):3009911
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