信道糾錯(cuò)編譯碼技術(shù)是保證數(shù)字通信數(shù)據(jù)可靠性傳輸?shù)闹匾夹g(shù),在衛(wèi)星通信、數(shù)字電視廣播等許多領(lǐng)域有著較為廣泛的使用。但是隨著編碼理論與信息技術(shù)的極速發(fā)展,傳統(tǒng)的利用單一方式的糾錯(cuò)編譯碼已經(jīng)逐漸無(wú)法滿(mǎn)足某些系統(tǒng)的需求,為此在實(shí)際應(yīng)用中常采用糾錯(cuò)能力更強(qiáng)的級(jí)聯(lián)編譯碼方式保證通信系統(tǒng)的性能。為了快速獲取RS（204,188）+CC（2,1,7）+卷積交織級(jí)聯(lián)編碼在不同信噪比下性能,本文研究選用上位機(jī)與FPGA板塊相結(jié)合的實(shí)現(xiàn)方案。本文首先介紹了RS（204,188）編譯碼在高斯信道下的性能。關(guān)于RS譯碼器的設(shè)計(jì)采用了流水線的結(jié)構(gòu),提高了編譯碼的速度,減少了延遲,對(duì)譯碼器關(guān)鍵方程的求解采用了無(wú)逆的RIBM算法,節(jié)省了硬件資源消耗。然后,分析（2,1,7）卷積編譯碼不同碼率在高斯信道中的性能。卷積編碼的的譯碼使用Viterbi譯碼,為了提高譯碼的性能和速度,設(shè)計(jì)采用了3 bit量化的軟判決譯碼算法,較硬判決有1³ dB的性能提升。此外ACSU（加比選）單元包含了譯碼器大部分的計(jì)算量,是影響譯碼速度的關(guān)鍵部分,設(shè)計(jì)采用全并行結(jié)構(gòu),提高了譯碼的速度。最后,以Xilinx公司Virt... 

【文章來(lái)源】：西南科技大學(xué)四川省

【文章頁(yè)數(shù)】：77 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

系統(tǒng)測(cè)試平臺(tái)（VPX）機(jī)箱Fig.2-5SystemTestPlatform(VPX)chassis

2 系統(tǒng)結(jié)構(gòu)與編譯碼理論譯碼原理分析 卷積碼編碼算法碼算法是由 Elias 等人提出的一種有效的前向糾錯(cuò)編碼(FEC)。卷將 k 個(gè)信息bit 編碼成 n 個(gè)bit ，這樣編碼效率為k/n ，其中 m 表N=m+1表示約束長(zhǎng)度。卷積編碼此刻的輸出與當(dāng)前 k 個(gè)信息碼元入信息碼元均有關(guān)。卷積編碼是充分利用碼字間相關(guān)性來(lái)完成編碼B-S標(biāo)準(zhǔn)中，同樣使用到卷積編碼技術(shù)，其作為內(nèi)層糾錯(cuò)編碼被使圖 2-10 所示。該卷積編碼屬于( 2 ，1 ，7) 編碼，卷積編碼可以糾正傳誤，其編碼結(jié)構(gòu)相對(duì)較簡(jiǎn)單，下面根據(jù)卷積編碼的結(jié)構(gòu)介紹其編碼方

圖 2-12 加躁模塊 RTL 圖ig.2-12 Twisting module RTL diagram圖 2-13 加躁模塊時(shí)序圖g.2-13 Twisting module timing diagram頂層 RTL 圖。圖 2-12 中，x[3:0]表2[7:0]表示加噪后數(shù)據(jù)；data_valid 真圖，其中 Iin[3:0]為輸入數(shù)據(jù) x_valid6 延遲一個(gè)時(shí)鐘周期的數(shù)據(jù) FIFO 中讀取一個(gè)數(shù)據(jù) IQnoise[,12,4,4,4…]，與之對(duì)應(yīng)的噪聲數(shù)據(jù)么加躁后數(shù)據(jù)為[3,6,133,5,6,134,1，表明時(shí)序圖中加噪后數(shù)據(jù)正確輸入數(shù)據(jù)有效的情況下才會(huì)從噪

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