Pulse Width Modulation（PWM）,即脈沖寬度調(diào)制,是一種廣泛應(yīng)用于直流電機(jī)控制、通信、開(kāi)關(guān)電源等領(lǐng)域的技術(shù)。近年來(lái),隨著集成電路的發(fā)展,消費(fèi)電子在市場(chǎng)中的占比越來(lái)越高,數(shù)字開(kāi)關(guān)電源憑借其穩(wěn)定性好、容易移植、可以實(shí)現(xiàn)復(fù)雜控制算法的特點(diǎn)逐漸成為熱門(mén)的研究方向,其中的重要模塊——數(shù)字脈沖寬度調(diào)制（Digital Pulse Width Modulation）模塊也具有很大的研究?jī)r(jià)值,其線性度、開(kāi)關(guān)頻率和分辨率直接影響了開(kāi)關(guān)電源的性能。通過(guò)對(duì)傳統(tǒng)DPWM結(jié)構(gòu)及提高分辨率方法的分析,本文提出了一種采用三級(jí)混合結(jié)構(gòu)實(shí)現(xiàn)12bit分辨率的DPWM模塊。根據(jù)SMIC 0.13μm工藝庫(kù),利用標(biāo)準(zhǔn)單元搭建了可調(diào)節(jié)延遲單元與校準(zhǔn)模塊,共同組成理想延遲為10ns的延遲鏈結(jié)構(gòu),其中可調(diào)節(jié)延遲單元的調(diào)節(jié)范圍為0.705ns到1.835ns,最小延遲時(shí)間變化量約為0.069ns,使用8級(jí)串聯(lián)實(shí)現(xiàn)延遲鏈。校準(zhǔn)模塊則通過(guò)檢測(cè)延遲鏈上信號(hào)的相位差,從低到高逐步增加延遲,直到總延遲略高于10ns。在利用3bit延遲鏈結(jié)構(gòu)、6bit計(jì)數(shù)-比較結(jié)構(gòu)實(shí)現(xiàn)9bit分辨率的Core DPWM后,設(shè)計(jì)了二階Si... 

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Buck功率級(jí)的Simulink建模

電子科技大學(xué)碩士學(xué)位論文36考慮電容的等效串聯(lián)電阻RESR和電感的直流電阻RDCR后，Buck功率級(jí)的Simulink模型如圖3-20所示。圖3-20Buck功率級(jí)的Simulink建模一般來(lái)說(shuō)，數(shù)字電源系統(tǒng)中ADC的最小分辨率需要小于輸出電壓的紋波。根據(jù)計(jì)算可知，當(dāng)ADC達(dá)到7-bit時(shí)，在-1V~1V的監(jiān)測(cè)范圍內(nèi)其最小分辨率為0.016V，小于設(shè)計(jì)指標(biāo)的電壓紋波。由于實(shí)際情況下電壓紋波可能比20mV小，而且待檢測(cè)的DPWM模塊的分辨率為12-bit，保守起見(jiàn)其分辨率需要比ADC的分辨率高3-bit，因此將ADC模型的分辨率設(shè)置為9-bit，模型如圖3-21所示。后級(jí)的增益將電壓信號(hào)轉(zhuǎn)化為-256~255之間的離散數(shù)字信號(hào)。圖3-21ADC的Simulink建模理想DPWM模型如圖3-22所示，前級(jí)的控制信號(hào)與鋸齒波相減后輸入過(guò)零比較器，生成對(duì)應(yīng)的脈沖寬度調(diào)制信號(hào)。圖3-22理想DPWM模塊的Simulink建模圖3-23為基于Sigma-Delta調(diào)制的DPWM模塊的模型。該模型中3bit分辨率通過(guò)二階Sigma-Delta調(diào)制實(shí)現(xiàn)，后接一個(gè)理想的9-bit分辨率DPWM模型。由于

第三章高分辨率混合型DPWM模塊的設(shè)計(jì)與集成37實(shí)際電路中將信號(hào)的分辨率從12-bit降低到9-bit時(shí)使用的是截位的方法，即直接舍棄最低位，因此在建模時(shí)需要加入一些額外的邏輯使生成的9-bit分辨率的信號(hào)小于準(zhǔn)確值，保證行為的一致性。圖3-23基于二階Sigma-Delta調(diào)制的DPWM模塊的Simulink建模圖3-24為基于數(shù)字抖動(dòng)的DPWM模塊的模型。與Sigma-Delta調(diào)制類(lèi)似，建模時(shí)需要加入一些額外的邏輯使生成的9-bit分辨率的信號(hào)小于準(zhǔn)確值。之后將原始輸入信號(hào)與經(jīng)過(guò)9-bit量化后的信號(hào)相減作為L(zhǎng)ookupTable的行選擇，將3-bit計(jì)數(shù)器的輸出值作為L(zhǎng)ookupTable的列選擇，生成對(duì)應(yīng)開(kāi)關(guān)周期的抖動(dòng)信號(hào)。經(jīng)過(guò)量化后的占空比信號(hào)與抖動(dòng)信號(hào)相加，通過(guò)限幅器輸出給分辨率為9-bit的CoreDPWM，實(shí)現(xiàn)有效分辨率為12-bit的DPWM模塊。圖3-24基于數(shù)字抖動(dòng)的DMWM模塊的Simulink建模最終得到的數(shù)字電源仿真系統(tǒng)的架構(gòu)如圖3-25所示，由于PID補(bǔ)償器的設(shè)計(jì)已經(jīng)有較為成熟的理論，本文不再對(duì)此進(jìn)行贅述。圖3-25一種基于Buck型開(kāi)關(guān)電源系統(tǒng)的仿真平臺(tái)


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