為解決高速串行接口（SerDes）中時鐘數(shù)據(jù)恢復(fù)電路（CDR）的恢復(fù)時鐘抖動較大的問題,設(shè)計了一種基于非等值尾電流源技術(shù)的新型高速高線性度相位插值器。該技術(shù)在分析相位插值器輸入控制碼和輸出時鐘相位產(chǎn)生非線性機理的基礎(chǔ)上,通過計算晶體管電路中插值器輸出時鐘相位與尾電流源權(quán)重的反函數(shù)關(guān)系,精確設(shè)計了相位插值器中尾電流源陣列參數(shù),實現(xiàn)了高速率下相位插值器的高線性度關(guān)系,有效提高了CDR恢復(fù)時鐘抖動性能。通過設(shè)計一款基于CMOS 65nm工藝的22Gb/s SerDes接收機對該技術(shù)進行了驗證。電路后端仿真結(jié)果表明:相較于傳統(tǒng)結(jié)構(gòu),該相位插值器線性度提高了55.1%,CDR恢復(fù)時鐘的抖動性能提高了22.5%。 

【文章來源】：空軍工程大學(xué)學(xué)報(自然科學(xué)版). 2020,21(04)北大核心

【文章頁數(shù)】：7 頁

【部分圖文】：

PI型CDR接收機系統(tǒng)架構(gòu)

圖2為傳統(tǒng)等值電流源型相位插值器結(jié)構(gòu)，輸入晶體管M1、M2、M3、M4的尺寸均相同，負載R1、R2相等，且等于R，輸入信號為2對正交的差分信號VIP、VQP、VIN、VQN，其相位分別為0°、90°、180°、270°。相位插值器對這2對時鐘進行相位插值，可得到相位介于二者之間的恢復(fù)時鐘[16]。通過改變這2個差動對的尾電流可以調(diào)整恢復(fù)時鐘的相位[17]。由圖2可得輸出電壓：

輸出相位如圖3所示。由式（11）可知，φout大小僅由Q通路與I通路晶體管寬長比與電流之積平方根的比值決定，這樣輸出相位基本不隨溫度的變化而變化。這種結(jié)構(gòu)的尾電流由16個等值電流源陣列組成，通過控制各支路尾電流源的比例來改變輸出信號的相位，每個電流源的電流大小為：

【參考文獻】：
期刊論文
[1]一種1 GHz～6 GHz寬頻高線性度相位插值電路的設(shè)計與實現(xiàn)[J]. 劉穎,田澤,呂俊盛,邵剛,胡曙凡,李嘉.  電子技術(shù)應(yīng)用. 2020(04)
[2]適用于4通道100 Gbps SerDes的兩級架構(gòu)正交12.5 GHz低功耗低抖動時鐘發(fā)生器[J]. 辛可為,呂方旭,王建業(yè),王和明.  空軍工程大學(xué)學(xué)報(自然科學(xué)版). 2019(05)
[3]高速Serdes技術(shù)的發(fā)展趨勢和挑戰(zhàn)[J]. 湛偉.  電子產(chǎn)品世界. 2019(09)
[4]一種基于相位插值器的低抖動串行鏈路接收器[J]. 呂俊盛,邵剛,田澤.  半導(dǎo)體技術(shù). 2016(06)
[5]時鐘數(shù)據(jù)恢復(fù)電路中的線性相位插值器[J]. 張瑤,張鴻,李梁,杜鑫,程軍.  西安交通大學(xué)學(xué)報. 2016(02)
[6]適用于連續(xù)數(shù)據(jù)速率CDR的相位插值器研制[J]. 矯逸書,周玉梅,蔣見花,吳斌.  半導(dǎo)體技術(shù). 2010(10)
[7]時鐘數(shù)據(jù)恢復(fù)電路中相位插值器的分析和設(shè)計(英文)[J]. 孫燁輝,江立新.  半導(dǎo)體學(xué)報. 2008(05)

博士論文
[1]高能效低抖動時鐘數(shù)據(jù)恢復(fù)電路的關(guān)鍵技術(shù)研究與設(shè)計[D]. 黃森.中國科學(xué)技術(shù)大學(xué) 2018
[2]高速SerDes系統(tǒng)的時鐘恢復(fù)電路設(shè)計研究[D]. 郭俊.浙江大學(xué) 2017

碩士論文
[1]適用于串行接口的時鐘數(shù)據(jù)恢復(fù)電路的設(shè)計[D]. 牛曉良.北京理工大學(xué) 2016
[2]高速SerDes中時鐘數(shù)據(jù)恢復(fù)電路的設(shè)計研究[D]. 鐘威.國防科學(xué)技術(shù)大學(xué) 2015
[3]2.5Gbps時鐘數(shù)據(jù)恢復(fù)電路的設(shè)計[D]. 楊宗雄.電子科技大學(xué) 2012



本文編號：2979682