與以往射頻收發(fā)芯片常用的雙極工藝、GaAs工藝相比,CMOS工藝不僅具有相對較低的價格和功耗,而且便于集成,所以在模擬和數(shù)字電路設(shè)計時CMOS工藝的應(yīng)用更加廣泛。但是隨著CMOS工藝的進(jìn)步,MOS晶體管的溝道長度不斷減小,器件特征頻率不斷提高,會導(dǎo)致在電路設(shè)計時出現(xiàn)某些對電路性能產(chǎn)生影響的非理想寄生效應(yīng),如襯底損耗效應(yīng)、溫度效應(yīng)、泄漏電流、噪聲以及失配,從而影響整個無線系統(tǒng)的設(shè)計[1]。所以在電路設(shè)計時應(yīng)該著重考慮各種參數(shù)之間的折中與優(yōu)化以便實現(xiàn)符合要求的電路模塊。隨著時代的發(fā)展,人們對手機(jī)、相機(jī)及可穿戴設(shè)備等無線通信設(shè)備的小型化、低功耗、低成本要求越來越高,因此研究如何提高射頻模塊和低頻放大器的性能具有十分重要的意義。論文首先簡要介紹了模擬和數(shù)字電路設(shè)計常用的方法以及所應(yīng)用的EDA工具。與數(shù)字電路設(shè)計相比,模擬電路要在設(shè)計過程中對各種不同的約束條件及表征電路性能的參數(shù)進(jìn)行正確的折中與優(yōu)化[2]。其次介紹了有源以及無源器件的參數(shù)及尺寸對電路性能以及版圖造成的影響。所以為了更好地適應(yīng)現(xiàn)代低電壓低功耗射頻模擬電路的設(shè)計趨勢,本文提出了利用gm/ID的設(shè)計方法進(jìn)行電路設(shè)計時所必要的折中與優(yōu)化... 

【文章來源】：杭州電子科技大學(xué)浙江省

【文章頁數(shù)】：82 頁

【學(xué)位級別】：碩士

【部分圖文】：

不同層面的電路設(shè)計

杭州電子科技大學(xué)碩士學(xué)位論文體管級設(shè)計電路我們均是首先將晶體管利用幾種理想的電氣元件進(jìn)行表終的小信號電路，這樣就可以用電路分析以及信號與系統(tǒng)涉及到的基本公圖 2.2 表示了最基本的 MOSFET 的小信號模型。我們可以從圖中看出，基本設(shè)計參數(shù)的傳統(tǒng)電路設(shè)計方法和 /mDg I 均是從定性的角度給予電路設(shè) 晶體管的偏置點的基本信息，可以有效地運用于圖 2.1 中的電路級的設(shè)設(shè)計過程中。但是利用小信號等效電路進(jìn)行表征并不能完全準(zhǔn)確地表征 M際性能，會在設(shè)計初始帶來一定的誤差，影響設(shè)計結(jié)果[24]。

圖 2.3 兩種設(shè)計方法的比較計性能折中——MOS 晶體管工作面的介紹 MOS 場效應(yīng)管來說，可以根據(jù)工作區(qū)域的不同，對漏極電流行選擇，以達(dá)到所設(shè)計的電路性能的折中和優(yōu)化。但在射頻不僅僅是針對單個晶體管的選擇，所以對于單個 MOS 管或者來說，比如差分對和電流鏡，我們也可以通過他們之間的依賴數(shù)和溝道長度進(jìn)行選擇以便達(dá)到性能折中[1]。

【參考文獻(xiàn)】：
期刊論文
[1]CMOS射頻集成電路的現(xiàn)狀與進(jìn)展[J]. 王志華,吳恩德.  電子學(xué)報. 2001(02)



本文編號：2937946