高速組合導(dǎo)航信息處理機采用了高速串行RapidIO總線來連接系統(tǒng)中的各功能模塊,進(jìn)行模塊間的數(shù)據(jù)傳輸。為滿足處理機內(nèi)多點之間互聯(lián)互通的需求,系統(tǒng)增加了一塊SRIO交換板,交換板上CPS1848交換芯片的路由配置成為了研究的關(guān)鍵問題。為解決上述問題,通過分析CPS1848交換芯片的技術(shù)特點,提出了一種基于FPGA的交換機芯片配置器技術(shù)方案。詳細(xì)描述了以時序控制模塊為核心的由八個模塊組成的配置器的組成結(jié)構(gòu)和功能,并采用FPGA集成開發(fā)工具ISE對配置器進(jìn)行了設(shè)計與實現(xiàn)。經(jīng)過仿真驗證,結(jié)果表明,配置器可通過I~2C總線完成對CPS1848芯片的初始化路由配置,實現(xiàn)系統(tǒng)RapidIO數(shù)據(jù)包的路由交互傳輸。 

【文章來源】：計算機仿真. 2020年02期 北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

高速綜合信息處理機的系統(tǒng)結(jié)構(gòu)圖

美國IDT公司生產(chǎn)的CPS1848芯片是一個低延遲,擁有4個象限,18個端口,48個SRIO通道,支持240Gbps持續(xù)峰值吞吐量的第二代Serial-RapidIO交換芯片。CPS1848提供多種SRIO總線寬度和通道數(shù)配置方式,SRIO端口可配置為1Χ、2Χ、4Χ多種寬度,但并非所有的SRIO端口均可配置為任意寬度,需根據(jù)其芯片手冊中提供的配置表來進(jìn)行配置。CPS1848的結(jié)構(gòu)框圖如圖2。芯片上的外部引腳QCFG[7∶0]可用于進(jìn)行CPS1848的端口配置。QCFG[1∶0]配置象限0中的端口,QCFG[3∶2]配置象限1中的端口,QCFG[5∶4]配置象限2中的端口,QCFG[7∶6]配置象限3中的端口。本文設(shè)置CPS1848芯片外部引腳QCFG[7∶0]=00001111,芯片各端口不同寬度的SRIO通道與信息處理機內(nèi)相應(yīng)的各功能模塊進(jìn)行連接。

向CPS1848芯片寫入一次有效數(shù)據(jù)的流程圖

【參考文獻(xiàn)】：
期刊論文
[1]基于RapidIO的機載嵌入式系統(tǒng)通信設(shè)計與實現(xiàn)[J]. 戴小氐,王婷.  電光與控制. 2017(12)
[2]基于可編程邏輯的I~2C總線控制器設(shè)計及應(yīng)用[J]. 王炳文,段小虎,張婷婷.  工業(yè)控制計算機. 2017(05)
[3]基于RapidIO總線的VPX標(biāo)準(zhǔn)存儲板設(shè)計[J]. 劉旭東,陳晨.  電子設(shè)計工程. 2017(09)
[4]基于SRIO交換的雷達(dá)通用數(shù)字信號處理模塊設(shè)計[J]. 任成喜,徐定良,梁慧.  現(xiàn)代雷達(dá). 2017(03)

碩士論文
[1]高速串行總線的控制與應(yīng)用[D]. 張海軍.西安電子科技大學(xué) 2015
[2]雷達(dá)信號處理中的高速串行接口互連設(shè)計[D]. 陳杰.西安電子科技大學(xué) 2014



本文編號：2923876