高速組合導(dǎo)航信息處理機(jī)采用了高速串行RapidIO總線(xiàn)來(lái)連接系統(tǒng)中的各功能模塊,進(jìn)行模塊間的數(shù)據(jù)傳輸。為滿(mǎn)足處理機(jī)內(nèi)多點(diǎn)之間互聯(lián)互通的需求,系統(tǒng)增加了一塊SRIO交換板,交換板上CPS1848交換芯片的路由配置成為了研究的關(guān)鍵問(wèn)題。為解決上述問(wèn)題,通過(guò)分析CPS1848交換芯片的技術(shù)特點(diǎn),提出了一種基于FPGA的交換機(jī)芯片配置器技術(shù)方案。詳細(xì)描述了以時(shí)序控制模塊為核心的由八個(gè)模塊組成的配置器的組成結(jié)構(gòu)和功能,并采用FPGA集成開(kāi)發(fā)工具ISE對(duì)配置器進(jìn)行了設(shè)計(jì)與實(shí)現(xiàn)。經(jīng)過(guò)仿真驗(yàn)證,結(jié)果表明,配置器可通過(guò)I~2C總線(xiàn)完成對(duì)CPS1848芯片的初始化路由配置,實(shí)現(xiàn)系統(tǒng)RapidIO數(shù)據(jù)包的路由交互傳輸。 

【文章來(lái)源】：計(jì)算機(jī)仿真. 2020年02期 北大核心

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

高速綜合信息處理機(jī)的系統(tǒng)結(jié)構(gòu)圖

美國(guó)IDT公司生產(chǎn)的CPS1848芯片是一個(gè)低延遲,擁有4個(gè)象限,18個(gè)端口,48個(gè)SRIO通道,支持240Gbps持續(xù)峰值吞吐量的第二代Serial-RapidIO交換芯片。CPS1848提供多種SRIO總線(xiàn)寬度和通道數(shù)配置方式,SRIO端口可配置為1Χ、2Χ、4Χ多種寬度,但并非所有的SRIO端口均可配置為任意寬度,需根據(jù)其芯片手冊(cè)中提供的配置表來(lái)進(jìn)行配置。CPS1848的結(jié)構(gòu)框圖如圖2。芯片上的外部引腳QCFG[7∶0]可用于進(jìn)行CPS1848的端口配置。QCFG[1∶0]配置象限0中的端口,QCFG[3∶2]配置象限1中的端口,QCFG[5∶4]配置象限2中的端口,QCFG[7∶6]配置象限3中的端口。本文設(shè)置CPS1848芯片外部引腳QCFG[7∶0]=00001111,芯片各端口不同寬度的SRIO通道與信息處理機(jī)內(nèi)相應(yīng)的各功能模塊進(jìn)行連接。

向CPS1848芯片寫(xiě)入一次有效數(shù)據(jù)的流程圖

【參考文獻(xiàn)】：
期刊論文
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碩士論文
[1]高速串行總線(xiàn)的控制與應(yīng)用[D]. 張海軍.西安電子科技大學(xué) 2015
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本文編號(hào)：2923876