基于JESD204B標準的高速數(shù)據傳輸平臺的研究與設計
發(fā)布時間：2020-12-17 21:08
隨著信息技術的發(fā)展以及數(shù)據處理速度的提高,用以支持更高速度轉換器的高速數(shù)據傳輸平臺的設計方案,已經成為新型集成電路設計中亟待解決的新問題。基于JESD204B標準的高速數(shù)據傳輸方案以其在速度、靈活性和小型化等方面的優(yōu)勢,已成為高速數(shù)據傳輸領域的發(fā)展趨勢。傳統(tǒng)數(shù)據傳輸采用低電壓差分（LVDS）、互補金屬氧化物（CMOS）等并行方式,因易受碼間同步及串擾影響,且PCB布線復雜等不足,已難以滿足多通道、高速度和小型化數(shù)據傳輸平臺的設計。為了克服其速度低、靈活性差等局限性,本文提出了一種高速數(shù)據傳輸設計方案,該方案采用基于JESD204B標準的高速Serdes技術進行數(shù)據傳輸,降低了FPGA的并行處理速度,在提高傳輸速度的同時擴展了系統(tǒng)的靈活性。為了驗證方案的有效性,本文以Xilinx公司Kintex-7系列FPGA芯片為核心,配合TI公司的高性能AD/DA,設計了一款用于G.Fast技術測試的時分雙工（TDD）信號上下行比例可配置的高速數(shù)據傳輸平臺。該平臺硬件設計包括基于SD5113的控制系統(tǒng)設計和FPGA模塊設計。本文重點闡述該平臺的FPGA邏輯設計。FPGA邏輯設計包含6個模塊,分別為L...
【文章來源】：華南理工大學廣東省 211工程院校 985工程院校 教育部直屬院校
【文章頁數(shù)】：74 頁
【學位級別】：碩士
【部分圖文】：
并行LVDS標準和串行JESD204B標準對比
圖 2-1 并行 LVDS 標準和串行 JESD204B 標準對比JESD204B 標準定義了三種同步方式，分別為 subclass0 、subclass1 和 subclass2，目前廣泛使用的是 subclass1 方式。JESD204B 標準共由 3 層組成，分別為傳輸層、數(shù)據鏈路層和物理層。在發(fā)送鏈路端，傳輸層首先對由 FPGA 發(fā)送過來的數(shù)據進行組幀，將組幀后的數(shù)據送給數(shù)據鏈路層，數(shù)據鏈路層對其進行相應操作后將數(shù)據送給物理層，物理層將處理后的數(shù)據送給發(fā)送通道后由數(shù)據轉換器向外進行發(fā)送。在接收鏈路端，物理層首先將數(shù)據轉換器發(fā)送過來的數(shù)據接收至數(shù)據通道，再由數(shù)據通道送給數(shù)據鏈路層數(shù)據鏈路層對接收數(shù)據進行相應操作后送給傳輸層，接收到數(shù)據后，傳輸層將其解幀得到接收數(shù)據，并將其發(fā)送給 FPGA。JESD204B 標準原理結構如圖 2-2 所示。
圖 2-3 JESD204B 標準同步過程圖 2-4 初始化幀結構步完成后，JESD204B 標準規(guī)定在傳輸層數(shù)據成幀或數(shù)據解幀后，可以對/解擾。加擾可有效減少數(shù)據在傳輸時因為連續(xù)的相同字節(jié)而在模擬域產生，減少誤碼率[22]。JESD204B 標準規(guī)定的加擾多項式為 1+x14+x15，其實質輸入數(shù)據與前一時刻輸入數(shù)據的加擾結果進行異或，得到當前時刻的加
【參考文獻】：
期刊論文
[1]基于JESD204B協(xié)議的高速串行接口研究[J]. 朱超,屈曉旭,婁景藝. 通信技術. 2017(11)
[2]JESD204B高速串行接口的FPGA實現(xiàn)[J]. 詹介秋. 電子世界. 2017(18)
[3]采用并行8b/10b編碼的JESD204B接口發(fā)送端電路設計[J]. 李長慶,程軍,李梁,龔燎. 微電子學與計算機. 2017(08)
[4]JESD204B協(xié)議中發(fā)送端同步電路設計與實現(xiàn)[J]. 歐陽靖,姚亞峰,霍興華,譚宇. 電子器件. 2017(01)
[5]了解JESD204B規(guī)范的各層——從高速ADC的角度出發(fā)[J]. Jonathan Harris. 中國電子商情(基礎電子). 2016(06)
[6]JESD204B接口協(xié)議中的8B10B編碼器設計[J]. 霍興華,姚亞峰,賈茜茜,劉建. 電子器件. 2015(05)
[7]基于JESD204B協(xié)議的數(shù)據傳輸接口設計[J]. 周典淼,徐暉,陳維華,李楠,孫兆林,刁節(jié)濤. 電子科技. 2015(10)
[8]基于AD9680的寬帶高動態(tài)全數(shù)字雷達接收機設計[J]. 肖丹丹,宿紹瑩,李濤. 電子科技. 2015(10)
[9]基于FPGA的AXI4總線時序設計與實現(xiàn)[J]. 馬飛,劉琦,包斌. 電子技術應用. 2015(06)
[10]基于JESD204B協(xié)議的相控陣雷達下行同步采集技術應用[J]. 陳洋,俞育新,奚俊. 雷達與對抗. 2015(02)
博士論文
[1]基于小波理論的去噪方法及其在信號處理中的應用研究[D]. 肖倩.東北大學 2011
碩士論文
[1]基于G.fast的矢量化遠端串擾抵消系統(tǒng)及其功率控制研究[D]. 胡強.燕山大學 2016
[2]基于JESD204B標準的高速串行接口設計與實現(xiàn)[D]. 樊周華.西安電子科技大學 2016
[3]用于JESD204B接口的CMOS鎖相環(huán)電路[D]. 劉曉露.西安電子科技大學 2015
[4]8b/10b編解碼器及Rapid IO 2.0差分接收機的設計[D]. 蘇鵬洲.中國科學技術大學 2015
[5]面向SoC應用的AXI總線設計[D]. 任文婷.北京理工大學 2014
[6]嵌入式微弱信號采集系統(tǒng)設計與實現(xiàn)[D]. 楊宏偉.重慶大學 2014
[7]超聲傳感水下焊縫跟蹤技術研究[D]. 劉朝陽.南昌航空大學 2013
[8]LTE射頻高效功率放大器中的查找表數(shù)字預失真關鍵技術[D]. 馬利.電子科技大學 2013
[9]TDD系統(tǒng)基帶數(shù)據處理的FPGA實現(xiàn)[D]. 歐陽文瀚.電子科技大學 2013
[10]基于MicroBlaze的PCIe協(xié)議適應層設計[D]. 宋哲.天津大學 2012
本文編號：2922711
【文章來源】：華南理工大學廣東省 211工程院校 985工程院校 教育部直屬院校
【文章頁數(shù)】：74 頁
【學位級別】：碩士
【部分圖文】：
并行LVDS標準和串行JESD204B標準對比
圖 2-1 并行 LVDS 標準和串行 JESD204B 標準對比JESD204B 標準定義了三種同步方式，分別為 subclass0 、subclass1 和 subclass2，目前廣泛使用的是 subclass1 方式。JESD204B 標準共由 3 層組成，分別為傳輸層、數(shù)據鏈路層和物理層。在發(fā)送鏈路端，傳輸層首先對由 FPGA 發(fā)送過來的數(shù)據進行組幀，將組幀后的數(shù)據送給數(shù)據鏈路層，數(shù)據鏈路層對其進行相應操作后將數(shù)據送給物理層，物理層將處理后的數(shù)據送給發(fā)送通道后由數(shù)據轉換器向外進行發(fā)送。在接收鏈路端，物理層首先將數(shù)據轉換器發(fā)送過來的數(shù)據接收至數(shù)據通道，再由數(shù)據通道送給數(shù)據鏈路層數(shù)據鏈路層對接收數(shù)據進行相應操作后送給傳輸層，接收到數(shù)據后，傳輸層將其解幀得到接收數(shù)據，并將其發(fā)送給 FPGA。JESD204B 標準原理結構如圖 2-2 所示。
圖 2-3 JESD204B 標準同步過程圖 2-4 初始化幀結構步完成后，JESD204B 標準規(guī)定在傳輸層數(shù)據成幀或數(shù)據解幀后，可以對/解擾。加擾可有效減少數(shù)據在傳輸時因為連續(xù)的相同字節(jié)而在模擬域產生，減少誤碼率[22]。JESD204B 標準規(guī)定的加擾多項式為 1+x14+x15，其實質輸入數(shù)據與前一時刻輸入數(shù)據的加擾結果進行異或，得到當前時刻的加
【參考文獻】：
期刊論文
[1]基于JESD204B協(xié)議的高速串行接口研究[J]. 朱超,屈曉旭,婁景藝. 通信技術. 2017(11)
[2]JESD204B高速串行接口的FPGA實現(xiàn)[J]. 詹介秋. 電子世界. 2017(18)
[3]采用并行8b/10b編碼的JESD204B接口發(fā)送端電路設計[J]. 李長慶,程軍,李梁,龔燎. 微電子學與計算機. 2017(08)
[4]JESD204B協(xié)議中發(fā)送端同步電路設計與實現(xiàn)[J]. 歐陽靖,姚亞峰,霍興華,譚宇. 電子器件. 2017(01)
[5]了解JESD204B規(guī)范的各層——從高速ADC的角度出發(fā)[J]. Jonathan Harris. 中國電子商情(基礎電子). 2016(06)
[6]JESD204B接口協(xié)議中的8B10B編碼器設計[J]. 霍興華,姚亞峰,賈茜茜,劉建. 電子器件. 2015(05)
[7]基于JESD204B協(xié)議的數(shù)據傳輸接口設計[J]. 周典淼,徐暉,陳維華,李楠,孫兆林,刁節(jié)濤. 電子科技. 2015(10)
[8]基于AD9680的寬帶高動態(tài)全數(shù)字雷達接收機設計[J]. 肖丹丹,宿紹瑩,李濤. 電子科技. 2015(10)
[9]基于FPGA的AXI4總線時序設計與實現(xiàn)[J]. 馬飛,劉琦,包斌. 電子技術應用. 2015(06)
[10]基于JESD204B協(xié)議的相控陣雷達下行同步采集技術應用[J]. 陳洋,俞育新,奚俊. 雷達與對抗. 2015(02)
博士論文
[1]基于小波理論的去噪方法及其在信號處理中的應用研究[D]. 肖倩.東北大學 2011
碩士論文
[1]基于G.fast的矢量化遠端串擾抵消系統(tǒng)及其功率控制研究[D]. 胡強.燕山大學 2016
[2]基于JESD204B標準的高速串行接口設計與實現(xiàn)[D]. 樊周華.西安電子科技大學 2016
[3]用于JESD204B接口的CMOS鎖相環(huán)電路[D]. 劉曉露.西安電子科技大學 2015
[4]8b/10b編解碼器及Rapid IO 2.0差分接收機的設計[D]. 蘇鵬洲.中國科學技術大學 2015
[5]面向SoC應用的AXI總線設計[D]. 任文婷.北京理工大學 2014
[6]嵌入式微弱信號采集系統(tǒng)設計與實現(xiàn)[D]. 楊宏偉.重慶大學 2014
[7]超聲傳感水下焊縫跟蹤技術研究[D]. 劉朝陽.南昌航空大學 2013
[8]LTE射頻高效功率放大器中的查找表數(shù)字預失真關鍵技術[D]. 馬利.電子科技大學 2013
[9]TDD系統(tǒng)基帶數(shù)據處理的FPGA實現(xiàn)[D]. 歐陽文瀚.電子科技大學 2013
[10]基于MicroBlaze的PCIe協(xié)議適應層設計[D]. 宋哲.天津大學 2012
本文編號：2922711
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