隨著信息技術(shù)的發(fā)展以及數(shù)據(jù)處理速度的提高,用以支持更高速度轉(zhuǎn)換器的高速數(shù)據(jù)傳輸平臺的設(shè)計(jì)方案,已經(jīng)成為新型集成電路設(shè)計(jì)中亟待解決的新問題�；贘ESD204B標(biāo)準(zhǔn)的高速數(shù)據(jù)傳輸方案以其在速度、靈活性和小型化等方面的優(yōu)勢,已成為高速數(shù)據(jù)傳輸領(lǐng)域的發(fā)展趨勢。傳統(tǒng)數(shù)據(jù)傳輸采用低電壓差分（LVDS）、互補(bǔ)金屬氧化物（CMOS）等并行方式,因易受碼間同步及串?dāng)_影響,且PCB布線復(fù)雜等不足,已難以滿足多通道、高速度和小型化數(shù)據(jù)傳輸平臺的設(shè)計(jì)。為了克服其速度低、靈活性差等局限性,本文提出了一種高速數(shù)據(jù)傳輸設(shè)計(jì)方案,該方案采用基于JESD204B標(biāo)準(zhǔn)的高速Serdes技術(shù)進(jìn)行數(shù)據(jù)傳輸,降低了FPGA的并行處理速度,在提高傳輸速度的同時(shí)擴(kuò)展了系統(tǒng)的靈活性。為了驗(yàn)證方案的有效性,本文以Xilinx公司Kintex-7系列FPGA芯片為核心,配合TI公司的高性能AD/DA,設(shè)計(jì)了一款用于G.Fast技術(shù)測試的時(shí)分雙工（TDD）信號上下行比例可配置的高速數(shù)據(jù)傳輸平臺。該平臺硬件設(shè)計(jì)包括基于SD5113的控制系統(tǒng)設(shè)計(jì)和FPGA模塊設(shè)計(jì)。本文重點(diǎn)闡述該平臺的FPGA邏輯設(shè)計(jì)。FPGA邏輯設(shè)計(jì)包含6個(gè)模塊,分別為L... 

【文章來源】：華南理工大學(xué)廣東省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：74 頁

【學(xué)位級別】：碩士

【部分圖文】：

并行LVDS標(biāo)準(zhǔn)和串行JESD204B標(biāo)準(zhǔn)對比

圖 2-1 并行 LVDS 標(biāo)準(zhǔn)和串行 JESD204B 標(biāo)準(zhǔn)對比JESD204B 標(biāo)準(zhǔn)定義了三種同步方式，分別為 subclass0 、subclass1 和 subclass2，目前廣泛使用的是 subclass1 方式。JESD204B 標(biāo)準(zhǔn)共由 3 層組成，分別為傳輸層、數(shù)據(jù)鏈路層和物理層。在發(fā)送鏈路端，傳輸層首先對由 FPGA 發(fā)送過來的數(shù)據(jù)進(jìn)行組幀，將組幀后的數(shù)據(jù)送給數(shù)據(jù)鏈路層，數(shù)據(jù)鏈路層對其進(jìn)行相應(yīng)操作后將數(shù)據(jù)送給物理層，物理層將處理后的數(shù)據(jù)送給發(fā)送通道后由數(shù)據(jù)轉(zhuǎn)換器向外進(jìn)行發(fā)送。在接收鏈路端，物理層首先將數(shù)據(jù)轉(zhuǎn)換器發(fā)送過來的數(shù)據(jù)接收至數(shù)據(jù)通道，再由數(shù)據(jù)通道送給數(shù)據(jù)鏈路層數(shù)據(jù)鏈路層對接收數(shù)據(jù)進(jìn)行相應(yīng)操作后送給傳輸層，接收到數(shù)據(jù)后，傳輸層將其解幀得到接收數(shù)據(jù)，并將其發(fā)送給 FPGA。JESD204B 標(biāo)準(zhǔn)原理結(jié)構(gòu)如圖 2-2 所示。

圖 2-3 JESD204B 標(biāo)準(zhǔn)同步過程圖 2-4 初始化幀結(jié)構(gòu)步完成后，JESD204B 標(biāo)準(zhǔn)規(guī)定在傳輸層數(shù)據(jù)成幀或數(shù)據(jù)解幀后，可以對/解擾。加擾可有效減少數(shù)據(jù)在傳輸時(shí)因?yàn)檫B續(xù)的相同字節(jié)而在模擬域產(chǎn)生，減少誤碼率[22]。JESD204B 標(biāo)準(zhǔn)規(guī)定的加擾多項(xiàng)式為 1+x14+x15，其實(shí)質(zhì)輸入數(shù)據(jù)與前一時(shí)刻輸入數(shù)據(jù)的加擾結(jié)果進(jìn)行異或，得到當(dāng)前時(shí)刻的加

【參考文獻(xiàn)】：
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本文編號：2922711