寬帶波形發(fā)生器由于其大信號帶寬、高質(zhì)量的輸出波形等特點在電子信息測試行業(yè)中的應用越來越廣泛。隨著測試行業(yè)的飛速發(fā)展,對寬帶波形發(fā)生器輸出帶寬的要求也越來越高,波形發(fā)生器中數(shù)模轉(zhuǎn)換器（Digital to Analog Converter,DAC）的采樣率作為輸出帶寬的主要制約因素之一,已經(jīng)無法滿足需求。采用多路DAC并行結構的偽插值技術能夠很好得解決這一問題,實現(xiàn)DAC采樣率的等效倍增。本文采用兩片最高采樣率為1.5GSPS的DAC芯片代替了一片3GSPS的DAC芯片,實現(xiàn)等效采樣率為3GSPS的偽插值波形合成模塊,使得1.5GSPS采樣率的DAC能夠輸出最高800MHz的波形。本文重點研究了高速同步硬件電路、數(shù)據(jù)同步輸出邏輯的設計,并對合成過程中存在的相位失配誤差和幅度失配誤差做了深入的分析和測試。主要研究內(nèi)容如下:1、論證了DAC并行偽插值波形合成的可行性,并詳細分析了通道間失配對偽插值結果的影響,確定采用“FPGA+DAC+DDR3 SDRAM”的結構實現(xiàn)波形合成,并要求電路具備時鐘相位調(diào)節(jié)以及輸出波形幅度調(diào)節(jié)功能。2、高速同步硬件電路設計。采用新興的JESD204B高速數(shù)據(jù)接口... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：86 頁

【學位級別】：碩士

【部分圖文】：

偽插值頻域疊加過程示意圖

第二章主要理論分析及總體方案設計13(1)|(1)sin()||1|20lg|(1)sin((1))|||jRjRjjRjReeRRSFDReeeRR+=(2-12)其中=t/T，/osR=ff�？梢钥闯龃藭rSFDR與以及比值R有關。如圖2-6所示為零階保持方式下，采樣時鐘相位差為1°時，SFDR與比值R的關系。圖2-6采樣時鐘相位差為1°時，SFDR與R的關系圖采樣時鐘頻率以及相位差均固定時，SFDR隨著輸出信號頻率的增高而減小，在R為0.62時，SFDR已經(jīng)降至30dBc。顯然相位差對高頻輸出信號的影響更大，因此選取R比值較大處，分析不同的相位誤差對SFDR的影響。由于本文指標要求最大輸出帶寬為800MHz，所以選擇比值為0.53。如圖2-7所示即為R=0.53時，SFDR與不同相位偏差的關系。圖2-7R=0.53時，SFDR與不同相位偏差的關系圖可以看出，當R=0.53時，時鐘相位偏差小于6.5°的情況下才能確保SFDR大于30dBc。隨著采樣時鐘頻率的不斷提高，對采樣時鐘相位的控制提出了更高的要

第二章主要理論分析及總體方案設計13(1)|(1)sin()||1|20lg|(1)sin((1))|||jRjRjjRjReeRRSFDReeeRR+=(2-12)其中=t/T，/osR=ff。可以看出此時SFDR與以及比值R有關。如圖2-6所示為零階保持方式下，采樣時鐘相位差為1°時，SFDR與比值R的關系。圖2-6采樣時鐘相位差為1°時，SFDR與R的關系圖采樣時鐘頻率以及相位差均固定時，SFDR隨著輸出信號頻率的增高而減小，在R為0.62時，SFDR已經(jīng)降至30dBc。顯然相位差對高頻輸出信號的影響更大，因此選取R比值較大處，分析不同的相位誤差對SFDR的影響。由于本文指標要求最大輸出帶寬為800MHz，所以選擇比值為0.53。如圖2-7所示即為R=0.53時，SFDR與不同相位偏差的關系。圖2-7R=0.53時，SFDR與不同相位偏差的關系圖可以看出，當R=0.53時，時鐘相位偏差小于6.5°的情況下才能確保SFDR大于30dBc。隨著采樣時鐘頻率的不斷提高，對采樣時鐘相位的控制提出了更高的要


本文編號：2919683