本文提出了一種可以應(yīng)用于低頻低幅值生物電信號(hào)采集的片上集成的全差分雙斜坡積分ADC,使用兩個(gè)反積分參考電壓擴(kuò)大測量范圍.為了降低失調(diào)影響使用了輸入失調(diào)存儲(chǔ)的自動(dòng)調(diào)零技術(shù),從降低功耗角度,使用了動(dòng)態(tài)比較器,并通過控制動(dòng)態(tài)比較器的工作時(shí)鐘,讓其具有休眠模式和較短時(shí)間的工作模式,更大程度地降低功耗.本文的12 bit積分型ADC由0.35μm工藝設(shè)計(jì)實(shí)現(xiàn),在2 V供電、6 MHz時(shí)鐘下,采樣率為689.3 S/s,功耗為12μW,使用Cadence Virtuoso仿真得到其有效位數(shù)為11.8 bit. 

【文章來源】：微電子學(xué)與計(jì)算機(jī). 2020年04期 北大核心

【文章頁數(shù)】：6 頁

【部分圖文】：

采樣保持電路的性能仿真

本文的全差分電阻電容積分式積分器結(jié)合了AZ技術(shù),其結(jié)構(gòu)如圖6所示.在ADC工作的自動(dòng)調(diào)零階段,開關(guān)Saz導(dǎo)通,運(yùn)放進(jìn)入單位增益負(fù)反饋模式,調(diào)零電容一端接到固定電平,一端和積分器運(yùn)放的輸入輸出相連,運(yùn)放的輸入失調(diào)電壓被存儲(chǔ)在電容Caz上.進(jìn)入積分階段,開關(guān)Saz斷開,運(yùn)放處于放大工作模式,存儲(chǔ)的電壓不會(huì)改變,參與到積分過程,失調(diào)電壓因?yàn)檫\(yùn)放的高增益而被衰減,從而有效降低影響.由積分型ADC的特點(diǎn),積分器運(yùn)放的軌電壓將限制積分器的輸出,在高分辨率下,正積分時(shí)長將成冪指數(shù)增長,長時(shí)間輸入下,積分器輸出可能會(huì)被限制到一個(gè)最大值而不會(huì)改變,為了防止這種輸出不變的飽和情況的發(fā)生,需要合理選擇積分電阻電容的大小.極限情況下保證最大輸入Vinmax情況下不會(huì)飽和,得到一個(gè)電阻電容乘積RC值.RC值固定,電容C取大,將會(huì)消耗更多面積,不利于片上集成,因此需要電阻電容值的折衷.

傳統(tǒng)積分型ADC中使用靜態(tài)比較器,是高增益運(yùn)放的開環(huán)應(yīng)用與鎖存器的結(jié)合,雖然技術(shù)成熟,但存在著功耗大、速度慢等缺點(diǎn),并不適合這種無線供電低功耗應(yīng)用場景.另外,傳統(tǒng)靜態(tài)比較器的相應(yīng)曲線本質(zhì)上與運(yùn)放的相似,是一個(gè)負(fù)指數(shù)函數(shù)[4],對(duì)于低幅值的信號(hào),會(huì)存在著響應(yīng)時(shí)間過長甚至放大不夠的情況.本文選擇動(dòng)態(tài)比較器,在一個(gè)時(shí)鐘周期內(nèi)只有一半周期在進(jìn)行比較,以降低功耗,其具體結(jié)構(gòu)如圖7.在正反饋鎖存比較器前增加一級(jí)前置放大器,用于提升比較速度并減少動(dòng)態(tài)比較器存在的回踢噪聲影響,同時(shí),為了進(jìn)一步降低功耗,前置放大器同樣采用時(shí)鐘控制.雖然動(dòng)態(tài)比較器本身就能相對(duì)降低功耗,但是對(duì)于這種低速的積分型ADC,一次轉(zhuǎn)換周期相對(duì)較長,如果比較器時(shí)鐘一直維持,仍然會(huì)消耗較大的功耗.本文中由數(shù)字部分產(chǎn)生的使能信號(hào)控制輔助比較器的時(shí)鐘clk_c,在采樣保持輸出穩(wěn)定后打開,之后在較短但足夠的時(shí)間后置為零,從而使輔助比較器進(jìn)入休眠模式,而其結(jié)果仍然鎖存得到保持.工作階段,先是固定時(shí)長的正積分,int_sat為高電平,此時(shí)主比較器的時(shí)鐘clk_mc仍保持低電平,主比較器不工作.當(dāng)正積分計(jì)數(shù)達(dá)到預(yù)定值后,int_sat變?yōu)榈碗娖?clk_mc開始跟隨主時(shí)鐘clk,主比較器開始工作,當(dāng)反積分結(jié)束后,控制信號(hào)再次將clk_mc置為低電平(對(duì)于不同大小的輸入信號(hào),clk_mc的有效時(shí)長隨之變動(dòng)).在一個(gè)轉(zhuǎn)換周期內(nèi),主比較器的工作階段最多為一半也就是4 096cycles(和正積分固定時(shí)長相同),從而很大程度降低了功耗.比較器時(shí)鐘的控制時(shí)序如圖8,第三個(gè)信號(hào)為int_sat,后兩者為clk_c和clk_mc(展示了當(dāng)輸入最大時(shí)的情況).同時(shí),在正積分階段幾乎不會(huì)有時(shí)鐘帶來的回踢從而最大程度減少回踢噪聲對(duì)積分器輸出的影響,保證了對(duì)輸入電壓積分的正確性.

【參考文獻(xiàn)】：
期刊論文
[1]一種全集成交替型雙積分ADC的設(shè)計(jì)[J]. 程天元,吳春東,王國興.  微電子學(xué)與計(jì)算機(jī). 2018(10)



本文編號(hào)：2916455