隨著DSP(Digital Signal Processing,數(shù)字信號處理系統(tǒng))的飛速發(fā)展,信號的處理、編碼以及傳輸和存儲等需要越來越大的工作量。為了節(jié)省存儲空間及計算工作量,多抽樣率DSP應運而生,該系統(tǒng)能夠降低傳輸速率,減少存儲量以及降低計算復雜度等。FPGA將采集、控制、處理、傳輸?shù)裙δ芗谝粔K芯片內(nèi),可編程靈活性高、開發(fā)周期短、并行計算可編程靈活性高,因而FPGA在DSP中得到了廣泛的應用。本文針對多速率DSP中常用的數(shù)字濾波器,采用FPGA對其進行處理,另外,對級聯(lián)積分梳狀CIC濾波器和并行FIR濾波器進行了研究。本文主要研究內(nèi)容及成果如下:首先,在FPGA平臺上建立全并行FIR濾波器結構,通過與串行濾波器結構進行比較,該結構提高了計算能力,同時減小了運算延遲,此外,運算吞吐量也大大提高。通過結構變換,將FIR濾波器直接型結構變換為全并行FIR濾波器結構,在加法器和乘法器后面都插入相應的寄存器,構成多級流水結構,并利用網(wǎng)絡分析儀分析濾波器性能,實現(xiàn)了在單個時鐘周期完成一次濾波。在Altera公司的cycolone III系列芯片實現(xiàn)了定點并行濾波器。其次,在FIR濾波器的基... 

【文章來源】：蘭州交通大學甘肅省

【文章頁數(shù)】：63 頁

【學位級別】：碩士

【部分圖文】：

N抽頭半并行FIR濾波器仿真時序圖

高速并行多速率算法的研究與實現(xiàn)如仿真結果所示，4 倍內(nèi)插信號的 DDS 輸出頻率為 10MHz，以 dds_out 表示，系統(tǒng)時鐘頻率為100MHz，用clk 表示，clk_system使用PLL Phase Locked Loop 產(chǎn)生的模塊工作時鐘為256MHz。data_out1，data_out2，data_out3，data_out4依次為工作時鐘在下的 4 路并行輸出。其仿真結果如圖 5.5 所示。

圖 5.5 4 倍內(nèi)插并行輸出結果并行算法輸出波形為采樣率為 256MHz 的 4 個 DDS 波形，采用高速 DA 進行，采樣率將變?yōu)樵瓉淼?4 倍，其合成結果為一條 1.024GHz 的 DDS 波形。


本文編號：2915752