隨著集成電路封裝和集成技術(shù)的高速發(fā)展,微互連焊點尺寸和間距持續(xù)減小。目前應(yīng)用于三維封裝和集成中的微互連焊點和Cu填充硅通孔（TSV）結(jié)構(gòu)的尺寸通常為微米級,微焊點和Cu填充TSV這兩種微互連結(jié)構(gòu)中的微觀組織演化及其不均勻性對其在電-熱-力場下服役時的宏觀性能和可靠性影響更為顯著。本文工作主要采用相場法從“宏觀物理場作用–微觀組織演化–宏觀性能和可靠性影響”的角度研究了上述兩種微互連結(jié)構(gòu)中的微觀組織演化及其對可靠性的影響。首先,采用晶體相場法研究了微互連焊點中柯肯達爾（Kirkendall）空洞的形核及生長規(guī)律,隨后用相場法分別研究了電場和溫度梯度作用下焊點中微空洞的演化規(guī)律,并探討了多個微空洞在電場作用下的遷移粗化規(guī)律及其對微焊點所承載電壓及開路失效的影響;創(chuàng)建了用于研究電場作用下金屬材料中晶界遷移和晶粒生長演化的相場模型,并研究了微互連焊點中的β-Sn晶界遷移和晶粒擇優(yōu)生長規(guī)律;研究了電場作用下BGA結(jié)構(gòu)Cu/Sn-58Bi/Cu微互連焊點中的微觀組織演化、宏觀電學(xué)和力學(xué)性能的變化及微-宏觀內(nèi)在交互作用機制;研究了溫度梯度作用下近線型Cu/Sn-58Bi/Cu微互連焊點中的微觀組織演... 

【文章來源】：華南理工大學(xué)廣東省 211工程院校 985工程院校 教育部直屬院校

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【學(xué)位級別】：博士

【部分圖文】：

電子封裝的層次結(jié)構(gòu)

3圖 1-2 一級封裝中三種主要互連方法及工藝過程[22]Fig. 1-2 Three principle methods for chip bonding at the first level package[22]層次的封裝尺寸從板級、封裝級到芯片級逐級減小，且各級封裝中微相差懸殊，因此屬于典型的跨尺寸裝配。對于不同級別的封裝，一般術(shù)進行互連。目前，在一級封裝過程中，如圖 1-2 所示[22]，主要存在

和封裝技術(shù)的要求也越來越高。圖 1-3 為過去幾十年來封裝形式的發(fā)展示意圖[23]，從雙列直插式封裝（Dual In-linePackages，DIP）到三維封裝技術(shù)一直以來持續(xù)推動著微電子器件向微型化、集成化、高性能化和多功能化的方向發(fā)展。封裝的三維集成使得電子元件通過各種材料在垂直方向堆疊互連，該技術(shù)的出現(xiàn)可以有效地克服平面集成電路應(yīng)用中遇到的一些技術(shù)和經(jīng)濟瓶頸，也為半導(dǎo)體行業(yè)開辟了一個新的維度，并且以更低的成本維持摩爾定律的繼續(xù)推進。近年來，基于先進三維封裝技術(shù)的各種實際產(chǎn)品也有很多。如 iPhone 6 Plus 使用的A9 處理器是基于三維疊層封裝（Package on Package, PoP）技術(shù)進行集成的，如圖 1-4所示[24]，Elpida 生產(chǎn)的第四代低功耗內(nèi)存芯片（Low Power Double Data Rate Type-4，LPDDR4）通過引線鍵合方式互連在處理器上；AMD 于 2015 年推出的首個基于 TSV 和微凸點焊點實現(xiàn)堆疊互連的高帶寬存儲器（High Bandwidth Memory，HBM）產(chǎn)品 AMDRadeon Fury 顯卡，如圖 1-5 所示[25]。三維封裝從基礎(chǔ)理論到高效產(chǎn)品的轉(zhuǎn)化也正預(yù)示著三維封裝在微電子技術(shù)領(lǐng)域的光明前景。


本文編號：2907150