隨著晶體管特征尺寸不斷減小,芯片規(guī)模和工作頻率逐漸提高,時(shí)序收斂成為數(shù)字集成電路設(shè)計(jì)中的重點(diǎn)和難點(diǎn)。在數(shù)字電路中,時(shí)鐘信號(hào)占據(jù)著重要地位,所有的數(shù)據(jù)都是根據(jù)時(shí)鐘信號(hào)來(lái)傳輸?shù)?它是數(shù)據(jù)傳輸?shù)幕鶞?zhǔn),對(duì)芯片的功能、性能以及穩(wěn)定性有著重要的影響,所以時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)在數(shù)字芯片設(shè)計(jì)過(guò)程中受到了廣泛的關(guān)注。時(shí)鐘樹(shù)綜合(Clock Tree Synthesis,CTS)是數(shù)字集成電路物理實(shí)現(xiàn)過(guò)程中的關(guān)鍵組成部分之一,其主要目標(biāo)就是最小化時(shí)鐘偏移(clock skew),滿(mǎn)足時(shí)序收斂要求,同時(shí)盡可能的減少時(shí)鐘插入延遲和驅(qū)動(dòng)器數(shù)目,提高時(shí)鐘樹(shù)性能。在數(shù)字芯片中,時(shí)鐘樹(shù)性能的好壞直接影響整個(gè)芯片的面積、功耗以及成本。本文基于UMC 28nm工藝的數(shù)字ASIC芯片,使用Cadence公司的SoC Encounter工具完成布局布線工作,提出了一種有效的時(shí)鐘樹(shù)綜合策略,芯片規(guī)模約230萬(wàn)門(mén),最高時(shí)鐘頻率為836MHz。本文根據(jù)ASIC芯片的要求,設(shè)計(jì)了一種布圖規(guī)劃方案,從布局結(jié)果可以看出,該方案提高了關(guān)鍵路徑的可布通性,擁塞程度在可接受范圍內(nèi),并滿(mǎn)足時(shí)序和面積的要求。然后根據(jù)時(shí)鐘結(jié)構(gòu)特點(diǎn),提出了分步時(shí)鐘樹(shù)綜合策... 

【文章來(lái)源】：天津工業(yè)大學(xué)天津市

【文章頁(yè)數(shù)】：76 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖２－４時(shí)序電路模型??Ｓｅｔｕｐ要求同步輸入數(shù)據(jù)（Ｄ）必須在時(shí)鐘信號(hào)前某個(gè)時(shí)間段到達(dá)且不發(fā)生??，這

Ｈ樹(shù)的中心處到每個(gè)寄存器的時(shí)鐘端的距離都相等，所以理想情況下??時(shí)鐘信號(hào)能夠同時(shí)到達(dá)所有的葉單元，也就是說(shuō)時(shí)鐘樹(shù)理論上可以實(shí)現(xiàn)零偏差。??傳統(tǒng)的Ｈ樹(shù)結(jié)構(gòu)示意圖如圖２－７所示。??ＦＦ?￣￣；?ＦＦ?ＦＦ?；＾ＦＦ??Ｉ?Ｊ?Ｉ??１?Ｉ?！???ＦＦ＜＊￣￣；；＞ＦＦ?ＦＦ?—￣＞ＦＦ??，□?Ｌ＿Ｊ＾—Ｊ??Ｉ?１?｜?１??｜???ＦＦ?￣￣￣￣；＞ＦＦ?ＦＦ?；；￣￣；?ＦＦ??Ｉ］?｜Ｉ?｜—１?［￣￣??ＦＦ＜?￣￣—：?ＦＦ?ＦＦ?：；?—￣一－；：?ＦＦ??圖２－７?Ｈ樹(shù)結(jié)構(gòu)示意圖??如圖所示，時(shí)鐘源被連接到第一級(jí)Ｈ樹(shù)的中心位置以后，時(shí)鐘信號(hào)就中心??點(diǎn)處向Ｈ樹(shù)的四個(gè)角傳輸，將第一級(jí)時(shí)鐘Ｈ樹(shù)的四個(gè)角視為下一級(jí)時(shí)鐘樹(shù)的中??心，時(shí)鐘信號(hào)接著向下一級(jí)Ｈ樹(shù)傳輸，依次下去，經(jīng)過(guò)多級(jí)卜丨樹(shù)傳輸以后，時(shí)??鐘信號(hào)最終到達(dá)各個(gè)寄存器的時(shí)鐘端１ｎ］。由于Ｈ樹(shù)是是對(duì)稱(chēng)的，時(shí)鐘源到所有??時(shí)鐘葉節(jié)點(diǎn)的距離相等，那么就能保證時(shí)鐘樹(shù)的每條分支路徑上的延遲相同，從??而實(shí)現(xiàn)零偏差。但是在實(shí)際設(shè)計(jì)當(dāng)中，工藝誤差的存在會(huì)導(dǎo)致時(shí)鐘延遲出現(xiàn)偏差。??為了保證時(shí)鐘信號(hào)能夠正常傳播

鐘信號(hào)渡越時(shí)間增，出現(xiàn)。驅(qū)動(dòng)器插入能夠減小延遲，改善時(shí)鐘渡越時(shí)間，從而保證時(shí)鐘信號(hào)傳輸?shù)恼_性。此外，插入的驅(qū)動(dòng)器還起到后級(jí)的作用，使得前一級(jí)的吋鐘信號(hào)不受驅(qū)動(dòng)器后面的負(fù)載的影響。??４網(wǎng)狀型結(jié)構(gòu)??對(duì)于規(guī)模大的時(shí)鐘網(wǎng)絡(luò)，采用網(wǎng)狀型結(jié)構(gòu)時(shí)鐘樹(shù)可以獲取較小的時(shí)鐘偏型結(jié)構(gòu)如圖２－１０所示，平衡二叉樹(shù)結(jié)構(gòu)最后一級(jí)驅(qū)動(dòng)器輸出不再與寄存端直接相連，而是短接在一起形成一個(gè)縱橫交錯(cuò)的網(wǎng)狀結(jié)構(gòu)。該網(wǎng)格在整中均勻分布，它的每一個(gè)格點(diǎn)上都可以獲得時(shí)鐘信號(hào)，所以處于芯片中任的寄存器都可掛載到網(wǎng)格格點(diǎn)上在網(wǎng)狀型結(jié)構(gòu)中，由于驅(qū)動(dòng)器的輸出在一起，相當(dāng)于時(shí)鐘信號(hào)的起點(diǎn)被挪到了時(shí)鐘網(wǎng)格上，也就是說(shuō)時(shí)鐘路徑路徑變長(zhǎng)，這有利于減小時(shí)鐘偏移。另一方面，網(wǎng)狀結(jié)構(gòu)能夠很好的降低差（ｏｎ－ｃｈｉｐ?ｖａｒｉａｔｉｏｎ，ＯＣＶ）對(duì)時(shí)鐘偏移的影響。但是網(wǎng)狀型結(jié)構(gòu)增加了線，會(huì)導(dǎo)致時(shí)鐘樹(shù)功耗增加。此外，目前的ＥＤＡ工具雖然支持自動(dòng)化的結(jié)構(gòu)時(shí)鐘樹(shù)生成，但是其結(jié)果并不理想，還是需要工程師憑借豐富的經(jīng)驗(yàn)調(diào)整。??

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