芯片設計規(guī)模不斷增大,芯片驗證工作占據芯片開發(fā)過程約70%的時間,對驗證技術的研究成為目前IC行業(yè)發(fā)展的重點之一。驗證環(huán)節(jié)中,由于設計代碼規(guī)模增大,使用傳統(tǒng)軟件模擬,耗時較長,嚴重影響項目進度,目前已使用的協(xié)同仿真,大多只對設計進行仿真加速,軟硬件之間通信同步的時間較長,降低了硬件的原始性能;同時,驗證平臺日益復雜,驗證平臺搭建耗時在驗證工作周期中所占比例日益凸顯。因此,對于較大規(guī)模芯片驗證工作,設計一個軟硬件協(xié)同仿真的自動化驗證平臺,可以最大程度發(fā)揮硬件的原始性能,并保證驗證環(huán)境的高性能和可復用性,具有重要意義。本文主要研究了軟硬件協(xié)同仿真方法和利用Python語言實現驗證平臺自動化搭建。采用的軟硬件協(xié)同仿真,相較于軟件仿真與硬件加速設計代碼的仿真方式,將驗證平臺中所有帶有時序的代碼移植到硬件一側與設計代碼一起進行加速,硬件與軟件之前的通信不再基于準確的時鐘周期,而是基于無時序的事物,更好地發(fā)揮了硬件的原始性能并極大較少了軟硬件之間的通信時間;傳統(tǒng)子系統(tǒng)級以上協(xié)同驗證環(huán)境大多基于C語言搭建,與模塊級用UVM搭建的驗證環(huán)境較為脫節(jié),本文中軟件一側驗證環(huán)境仍基于UVM搭建,可更好實現從底層到頂層驗證環(huán)境的復用;利用Python設計的自動化代碼生成系統(tǒng),相較于其他自動化系統(tǒng),充分考慮到對腳本系統(tǒng)不熟悉的情況,只需填入待測設計相關信息,可一鍵生成與待測設計相匹配的驗證環(huán)境,對任意待測設計適用,具有通用性。本文主要完成的工作有:1.研究了UVM驗證環(huán)境層次化結構,通過分析UVM組件中時序部分與無時序部分的代碼,對傳統(tǒng)UVM驗證環(huán)境進行劃分,將所有包含時序的代碼移植到硬件一側,例化為可綜合的總線功能模型,與設計部分代碼一起在硬件中進行仿真加速,軟件一側切割后無時序部分為總線功能模型代理,實現了HVL-HDL雙域結構驗證環(huán)境的設計。2.研究了SCE-MI協(xié)議,基于此協(xié)議設計了HVL域與HDL域之間的通信API,主要實現了基于函數的接口,由HVL域一側的總線功能模型代理調用HDL域一側總線功能模型中包含時序的任務,通過C封裝層完成任務的導入與導出,實現了HVL域與HDL域之間基于無時序事物的數據傳輸。3.基于Python腳本和Mako模板設計了自動化代碼生成系統(tǒng),通過Yaml格式文件收集待測設計信息,利用Mako模板對標準驗證環(huán)境代碼進行替換與選擇,并完成中心化代碼系統(tǒng),實現了一鍵生成與待測設計相匹配的驗證環(huán)境。4.將本文設計的驗證平臺應用到手機基帶芯片的測試中,并基于仿真結果對性能優(yōu)化進行了分析。以BPSS子系統(tǒng)為例,驗證平臺搭建時間縮短了15個工作日,仿真提速19倍;UPCSS子系統(tǒng)仿真提速17倍,PERSS子系統(tǒng)仿真提速21倍,ModemCu模塊仿真提速1.3倍,子系統(tǒng)以上仿真提速明顯。本文研究的軟硬件協(xié)同仿真自動化驗證平臺,實現了仿真性能提升和驗證平臺搭建時間縮短的目標,具有較強的實用性。
【學位單位】：西安電子科技大學
【學位級別】：碩士
【學位年份】：2019
【中圖分類】：TN402;TP311.53
【部分圖文】：

驗證效率、縮短驗證時間、提高驗證質量，都是芯片研發(fā)中最為關鍵的環(huán)節(jié)。在驗證環(huán)節(jié)中，工程師在不同任務上花費的時間比例如圖 1.1 所示。圖1.1 驗證環(huán)節(jié)不同任務平均花費時間可以看到，在驗證環(huán)節(jié)中，花費時間占據比重最多的依此是：調試、創(chuàng)建和運行測試用例、驗證平臺搭建、驗證計劃，分別占據了 36%、23%、22%、15%[3]。本課題將針對如何減少驗證平臺搭建時哦間與仿真時間兩個突破點提出解決方案。如今由于驗證的工作量巨大、驗證工作較為復雜等問題，在搭建驗證平臺時首先需要耗費大量的時間精力。再者，目前業(yè)界在流片前的絕大部分數字芯片驗證工作，都是在傳統(tǒng)的軟件模擬器（simulator）上進行仿真的。伴隨著 SoC 復雜度和晶圓尺寸的不斷增大，一般的芯片可達數億邏輯門[4]。在設計代碼和驗證平臺中，為了實現全面的覆蓋率和性能指標

西安電子科技大學碩士學位論文性，仿真耗時短則一天，長則幾周甚至上月，嚴司也嘗試從仿真耗時角度來縮短驗證周期，一些大平臺進行設計部分的仿真加速，也帶來了一定成效，自身和設計之間的交互等待本身也耗時巨大，件加速器的大型公司，在系統(tǒng)級上的驗證環(huán)境因為境[7]，對于已經使用 SV和 UVM 的模塊級與子系復用性，較為脫節(jié)。如何能使市面上性能良好的硬作，提升芯片驗證工作的效率和質量，成為業(yè)界最

使得驗證平臺搭建時間縮短，并且驗證平臺的質量提升。硬件協(xié)同仿真既提供了良好的仿真速度，也具有較好的調試性與員和設計人員都能很好地理解整個系統(tǒng)。好結合軟件與硬件，使得兩者性能得到充分發(fā)揮，也幫助驗證硬件一側的工作。狀SoC 芯片驗證隨著微電子技術的發(fā)展，芯片已經進入了系統(tǒng)單片集成（SoC）時含一個或多個微處理器核，與專用集成電路（ASIC）相比，設能實現更加豐富、強大的功能，與之對應的，對驗證工作的要求斷探索新的驗證技術，才能對日益復雜的 SoC 芯片提供更加有效片的順利上市。一個簡單的 SoC 基帶芯片基本架構如圖 1.3 所
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本文編號：2893842