發(fā)布時間：2020-11-22 00:37

　　 芯片設(shè)計(jì)規(guī)模不斷增大,芯片驗(yàn)證工作占據(jù)芯片開發(fā)過程約70%的時間,對驗(yàn)證技術(shù)的研究成為目前IC行業(yè)發(fā)展的重點(diǎn)之一。驗(yàn)證環(huán)節(jié)中,由于設(shè)計(jì)代碼規(guī)模增大,使用傳統(tǒng)軟件模擬,耗時較長,嚴(yán)重影響項(xiàng)目進(jìn)度,目前已使用的協(xié)同仿真,大多只對設(shè)計(jì)進(jìn)行仿真加速,軟硬件之間通信同步的時間較長,降低了硬件的原始性能;同時,驗(yàn)證平臺日益復(fù)雜,驗(yàn)證平臺搭建耗時在驗(yàn)證工作周期中所占比例日益凸顯。因此,對于較大規(guī)模芯片驗(yàn)證工作,設(shè)計(jì)一個軟硬件協(xié)同仿真的自動化驗(yàn)證平臺,可以最大程度發(fā)揮硬件的原始性能,并保證驗(yàn)證環(huán)境的高性能和可復(fù)用性,具有重要意義。本文主要研究了軟硬件協(xié)同仿真方法和利用Python語言實(shí)現(xiàn)驗(yàn)證平臺自動化搭建。采用的軟硬件協(xié)同仿真,相較于軟件仿真與硬件加速設(shè)計(jì)代碼的仿真方式,將驗(yàn)證平臺中所有帶有時序的代碼移植到硬件一側(cè)與設(shè)計(jì)代碼一起進(jìn)行加速,硬件與軟件之前的通信不再基于準(zhǔn)確的時鐘周期,而是基于無時序的事物,更好地發(fā)揮了硬件的原始性能并極大較少了軟硬件之間的通信時間;傳統(tǒng)子系統(tǒng)級以上協(xié)同驗(yàn)證環(huán)境大多基于C語言搭建,與模塊級用UVM搭建的驗(yàn)證環(huán)境較為脫節(jié),本文中軟件一側(cè)驗(yàn)證環(huán)境仍基于UVM搭建,可更好實(shí)現(xiàn)從底層到頂層驗(yàn)證環(huán)境的復(fù)用;利用Python設(shè)計(jì)的自動化代碼生成系統(tǒng),相較于其他自動化系統(tǒng),充分考慮到對腳本系統(tǒng)不熟悉的情況,只需填入待測設(shè)計(jì)相關(guān)信息,可一鍵生成與待測設(shè)計(jì)相匹配的驗(yàn)證環(huán)境,對任意待測設(shè)計(jì)適用,具有通用性。本文主要完成的工作有:1.研究了UVM驗(yàn)證環(huán)境層次化結(jié)構(gòu),通過分析UVM組件中時序部分與無時序部分的代碼,對傳統(tǒng)UVM驗(yàn)證環(huán)境進(jìn)行劃分,將所有包含時序的代碼移植到硬件一側(cè),例化為可綜合的總線功能模型,與設(shè)計(jì)部分代碼一起在硬件中進(jìn)行仿真加速,軟件一側(cè)切割后無時序部分為總線功能模型代理,實(shí)現(xiàn)了HVL-HDL雙域結(jié)構(gòu)驗(yàn)證環(huán)境的設(shè)計(jì)。2.研究了SCE-MI協(xié)議,基于此協(xié)議設(shè)計(jì)了HVL域與HDL域之間的通信API,主要實(shí)現(xiàn)了基于函數(shù)的接口,由HVL域一側(cè)的總線功能模型代理調(diào)用HDL域一側(cè)總線功能模型中包含時序的任務(wù),通過C封裝層完成任務(wù)的導(dǎo)入與導(dǎo)出,實(shí)現(xiàn)了HVL域與HDL域之間基于無時序事物的數(shù)據(jù)傳輸。3.基于Python腳本和Mako模板設(shè)計(jì)了自動化代碼生成系統(tǒng),通過Yaml格式文件收集待測設(shè)計(jì)信息,利用Mako模板對標(biāo)準(zhǔn)驗(yàn)證環(huán)境代碼進(jìn)行替換與選擇,并完成中心化代碼系統(tǒng),實(shí)現(xiàn)了一鍵生成與待測設(shè)計(jì)相匹配的驗(yàn)證環(huán)境。4.將本文設(shè)計(jì)的驗(yàn)證平臺應(yīng)用到手機(jī)基帶芯片的測試中,并基于仿真結(jié)果對性能優(yōu)化進(jìn)行了分析。以BPSS子系統(tǒng)為例,驗(yàn)證平臺搭建時間縮短了15個工作日,仿真提速19倍;UPCSS子系統(tǒng)仿真提速17倍,PERSS子系統(tǒng)仿真提速21倍,ModemCu模塊仿真提速1.3倍,子系統(tǒng)以上仿真提速明顯。本文研究的軟硬件協(xié)同仿真自動化驗(yàn)證平臺,實(shí)現(xiàn)了仿真性能提升和驗(yàn)證平臺搭建時間縮短的目標(biāo),具有較強(qiáng)的實(shí)用性。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN402;TP311.53
【部分圖文】：

驗(yàn)證效率、縮短驗(yàn)證時間、提高驗(yàn)證質(zhì)量，都是芯片研發(fā)中最為關(guān)鍵的環(huán)節(jié)。在驗(yàn)證環(huán)節(jié)中，工程師在不同任務(wù)上花費(fèi)的時間比例如圖 1.1 所示。圖1.1 驗(yàn)證環(huán)節(jié)不同任務(wù)平均花費(fèi)時間可以看到，在驗(yàn)證環(huán)節(jié)中，花費(fèi)時間占據(jù)比重最多的依此是：調(diào)試、創(chuàng)建和運(yùn)行測試用例、驗(yàn)證平臺搭建、驗(yàn)證計(jì)劃，分別占據(jù)了 36%、23%、22%、15%[3]。本課題將針對如何減少驗(yàn)證平臺搭建時哦間與仿真時間兩個突破點(diǎn)提出解決方案。如今由于驗(yàn)證的工作量巨大、驗(yàn)證工作較為復(fù)雜等問題，在搭建驗(yàn)證平臺時首先需要耗費(fèi)大量的時間精力。再者，目前業(yè)界在流片前的絕大部分?jǐn)?shù)字芯片驗(yàn)證工作，都是在傳統(tǒng)的軟件模擬器（simulator）上進(jìn)行仿真的。伴隨著 SoC 復(fù)雜度和晶圓尺寸的不斷增大，一般的芯片可達(dá)數(shù)億邏輯門[4]。在設(shè)計(jì)代碼和驗(yàn)證平臺中，為了實(shí)現(xiàn)全面的覆蓋率和性能指標(biāo)

西安電子科技大學(xué)碩士學(xué)位論文性，仿真耗時短則一天，長則幾周甚至上月，嚴(yán)司也嘗試從仿真耗時角度來縮短驗(yàn)證周期，一些大平臺進(jìn)行設(shè)計(jì)部分的仿真加速，也帶來了一定成效，自身和設(shè)計(jì)之間的交互等待本身也耗時巨大，件加速器的大型公司，在系統(tǒng)級上的驗(yàn)證環(huán)境因?yàn)榫砙7]，對于已經(jīng)使用 SV和 UVM 的模塊級與子系復(fù)用性，較為脫節(jié)。如何能使市面上性能良好的硬作，提升芯片驗(yàn)證工作的效率和質(zhì)量，成為業(yè)界最

使得驗(yàn)證平臺搭建時間縮短，并且驗(yàn)證平臺的質(zhì)量提升。硬件協(xié)同仿真既提供了良好的仿真速度，也具有較好的調(diào)試性與員和設(shè)計(jì)人員都能很好地理解整個系統(tǒng)。好結(jié)合軟件與硬件，使得兩者性能得到充分發(fā)揮，也幫助驗(yàn)證硬件一側(cè)的工作。狀SoC 芯片驗(yàn)證隨著微電子技術(shù)的發(fā)展，芯片已經(jīng)進(jìn)入了系統(tǒng)單片集成（SoC）時含一個或多個微處理器核，與專用集成電路（ASIC）相比，設(shè)能實(shí)現(xiàn)更加豐富、強(qiáng)大的功能，與之對應(yīng)的，對驗(yàn)證工作的要求斷探索新的驗(yàn)證技術(shù)，才能對日益復(fù)雜的 SoC 芯片提供更加有效片的順利上市。一個簡單的 SoC 基帶芯片基本架構(gòu)如圖 1.3 所
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本文編號：2893842