隨著互聯(lián)網(wǎng)上的壓縮文件數(shù)量越來越多,涉及秘密信息的加密壓縮文件隨著人們信息安全意識的增強在不斷增多,因此,加密壓縮文件的口令恢復(fù)對信息安全有至關(guān)重要的意義。目前,互聯(lián)網(wǎng)主流的壓縮軟件有WinRAR(RAR3和RAR5)、WinZip、7-Zip三種,它們對信息的加密主要以SHA-1、SHA-256算法為核心,并且以AES-128、AES-256以及CRC32等算法作為校驗加密來提高安全性,增強破譯難度。傳統(tǒng)的口令恢復(fù)方法主要是基于CPU的通用服務(wù)器破解,其計算速度受限于CPU架構(gòu),計算資源受限于系統(tǒng)調(diào)度,且指令之間串行執(zhí)行,無法實現(xiàn)高速并行計算。而GPU平臺由于涉及到訪存問題,限制了破譯性能,并且其架構(gòu)固定、靈活性小、功耗較高。因此,需要更高性能的計算平臺實現(xiàn)口令恢復(fù)。本文的主要工作有以下幾點:1.深入研究了FPGA的架構(gòu)、計算資源及功能特性。FPGA具有獨特的可重構(gòu)特性、高處理能力的位運算和完善的軟件開發(fā)環(huán)境。因此,FPGA作為口令恢復(fù)算法實現(xiàn)的計算部件非常合適。2.通過對RAR3、RAR5、WinZip、7-Zip口令恢復(fù)算法的處理、存儲、通信(Processing Memory Communication,PMC)特性深入分析,提出了基于FPGA實現(xiàn)四種解密算法。算法的高密度計算需求主要集中在SHA-1、SHA-256、數(shù)據(jù)拼接三個部分,需要多次重復(fù)操作。同時,算法具有較高的存儲需求和通信需求。從而能夠結(jié)合FPGA的運算特性以及結(jié)構(gòu)特點,對算法的不同部分進行相應(yīng)優(yōu)化,實現(xiàn)算法的高性能運算。3.基于FPGA設(shè)計實現(xiàn)了四種壓縮文件口令恢復(fù)算法并進行優(yōu)化。通過對算核SHA-1、SHA-256進行分析,使用流水線方法實現(xiàn)哈希算法,并利用預(yù)計算和保留進位加法器優(yōu)化算法的關(guān)鍵路徑,提高算法的吞吐量。數(shù)據(jù)拼接部分則采用基于循環(huán)隊列的方法進行實現(xiàn),從而和哈希算法形成完整的流水線結(jié)構(gòu),提升算法的性能。同時使用雙端口RAM存儲需要重復(fù)使用的數(shù)據(jù),并利用FIFO緩存數(shù)據(jù),隔離不同時鐘域,提升算法的存儲需求。最后對算法的整體實現(xiàn)結(jié)構(gòu)進行多算子優(yōu)化,提高FPGA芯片的資源利用率。4.對算法的實現(xiàn)效果和實驗結(jié)果進行了分析。哈希算法SHA-1的吞吐量為160.256Gbps,SHA-256的吞吐量為110.080Gbps。由于口令恢復(fù)算法不同,破解速度也不同,破解10位長度的口令,RAR3每秒20145個,RAR5每秒47056個,WinZip每秒1493582個,7-Zip每秒12640個,且7-Zip的破解性能是同時期CPU的226倍,GPU的1.4倍,能效比是GPU的8倍,表明優(yōu)化后的算法性能有了很大提升,具有較高的能效比。
【學(xué)位單位】：鄭州大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN791;TP309
【部分圖文】：

相關(guān)理論研究從上圖可以看出FPGA芯片主要有6部分資源組成：可編程輸入/輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入式塊RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。每個模塊的功能描述如下。（1）可編程輸入/輸出單元（IOB）可編程輸入/輸出單元是FPGA與外部的數(shù)據(jù)傳輸接口，簡稱I/O單元。支持不同的電氣特性要求，使輸入/輸出信號獲取匹配。FPGA內(nèi)的輸入/輸出單元分類為不同組，組與組之間可以相互獨立，用于支持不同的輸入/輸出規(guī)則。I/O中的上、下拉電阻可以通過軟件配置，用于滿足不同的設(shè)計需求。（2）可編程邏輯塊（CLB）CLB是FPGA內(nèi)的基本邏輯單元，不同器件的CLB數(shù)量不同，特性也不同，但每個CLB都包含有一個或多個查找表、觸發(fā)器、多路選擇器等基本單元，如圖2.2所示。通過配置CLB，來實現(xiàn)用戶定義的邏輯功能。

內(nèi)嵌的塊RAM是FPGA內(nèi)部非常重要的存儲單元，能夠為FPGA提供更廣的應(yīng)用范圍和靈活性，單個塊RAM大小根據(jù)芯片而不同，多個塊RAM可以級聯(lián)形成更大的塊RAM，其結(jié)構(gòu)如圖2.3所示。

（6）內(nèi)嵌底層功能單元內(nèi)嵌底層功能模塊主要包含延遲鎖定環(huán)(Delay Locked Loop，DLL)、鎖相環(huán)(Phase Locked Loop，PLL)、數(shù)字信號處理(DSP)等軟處理核(Soft Core)。圖2.4是內(nèi)嵌的DSP結(jié)構(gòu)圖。圖 2.4 內(nèi)嵌的 DSP 結(jié)構(gòu)圖
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本文編號：2883497