發(fā)布時(shí)間：2020-11-04 08:07

　　 隨著消費(fèi)類(lèi)移動(dòng)電子產(chǎn)品的普及,市場(chǎng)對(duì)高性能低功耗的片上系統(tǒng)(System on a Chip,SoC)芯片有著迫切的需求。低至近閾值的寬電壓電路設(shè)計(jì)能夠滿足低功耗和高性能這兩大需求。作為SoC的重要組成部分,寬電壓靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory,SRAM)成為了研究熱點(diǎn)。SRAM電路中,時(shí)序跟蹤模塊決定了靈敏放大器(Sense Amplifier,SA)使能的時(shí)間,對(duì)SRAM整體的性能和穩(wěn)定性有著重要的影響。寬電壓SRAM時(shí)序跟蹤電路存在兩大問(wèn)題:一是隨著電源電壓的降低,局部工藝偏差造成靈敏放大器使能(Sense Amplifier Enable,SAE)延時(shí)變化急劇增加,惡化了SRAM的讀性能。二是不同電壓下的時(shí)序設(shè)計(jì)裕度不同,傳統(tǒng)時(shí)序跟蹤電路的電壓跟蹤能力較差。為解決這兩個(gè)問(wèn)題,本文首先詳細(xì)調(diào)研了現(xiàn)有的SRAM時(shí)序跟蹤方案,分析了各自的工作原理和存在的問(wèn)題。隨后提出了一種適用于寬電壓SRAM的放電切換型時(shí)序跟蹤技術(shù)。該技術(shù)主要從兩個(gè)方面進(jìn)行設(shè)計(jì):一是抗工藝變化設(shè)計(jì),本方案通過(guò)增加復(fù)制放電單元的數(shù)目,有效地降低了SAE的延時(shí)變化。仿真結(jié)果表明,在0.6V下,本文方案相比于傳統(tǒng)方案,SAE延時(shí)變化降低70%,SRAM讀性能提高23%,讀功耗降低25%。相比于其他抗工藝變化時(shí)序跟蹤電路,本文方案的SAE延時(shí)變化至少降低32%。二是電壓跟蹤性設(shè)計(jì),通過(guò)動(dòng)態(tài)降低復(fù)制單元字線電壓和恒定放電閾值電壓的檢測(cè)方法,本文方案提高了時(shí)序電路的電壓跟蹤能力。仿真結(jié)果表明,在以0.6V傳統(tǒng)方案SAE延時(shí)為基準(zhǔn)時(shí),本文方案的電壓跟蹤能力在0.7V,0.8V和0.9V下至少為其他方案的1.54x,1.98x,2.29x。本文基于SMIC 28nm CMOS工藝實(shí)現(xiàn)了方案設(shè)計(jì)并完成了流片和測(cè)試。測(cè)試數(shù)據(jù)符合仿真預(yù)期,誤差在合理的范圍之內(nèi)。測(cè)試結(jié)果表明,0.6V下本文方案的SAE延時(shí)變化相比于傳統(tǒng)方案降低65%,SRAM讀性能提升23.6%。
【學(xué)位單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類(lèi)】：TN47
【部分圖文】：

東南大學(xué)碩士學(xué)位論文低至近閾值區(qū)（0.5V-0.6V）的寬電壓 DVFS 技術(shù)。Intel 研究 on a Chip, SoC）百兆左右的工作頻率能滿足 75%以上的應(yīng)用的能效點(diǎn)，相比常規(guī)電壓能效提高了 5 倍左右[6]。圖 1-2 為不能效的變化趨勢(shì)[7]。右坐標(biāo)軸 Power/MIPS 表示能量效率而左坐源電壓降低時(shí)，電路的性能?chē)?yán)重下降，通常是通過(guò)增大晶體管因此必然會(huì)犧牲面積。如圖 1-2 所示，當(dāng)電壓降低為 0.6V 時(shí)確，當(dāng)驅(qū)動(dòng)能力相同時(shí)，面積增加了 2 倍。為了在功耗和面和功耗效率兩條曲線相交時(shí)，得到電路最優(yōu)的工作電壓位于 0終端需要進(jìn)行高性能運(yùn)算時(shí)，SoC 工作在常規(guī)電壓下，而在降低功耗。低至近閾值區(qū)的寬電壓 SoC 設(shè)計(jì)能滿足不同應(yīng)用衡。

嵌入式存儲(chǔ)器Cache：數(shù)據(jù)指令存儲(chǔ)，硬件控制Scratchpad：臨時(shí)存儲(chǔ)，軟件控制片外存儲(chǔ)器DRAM：大容量易失存儲(chǔ)器Flash：大容量非易失存儲(chǔ)器ROM：大容量非易失存儲(chǔ)器元為主的 SRAM，其功耗隨著電壓的變化趨勢(shì)和邏輯電路類(lèi)似，當(dāng)AM 的功耗大幅降低。為了降低 SoC 的整體功耗，低至近閾值的 S作在近閾值區(qū)時(shí)，隨機(jī)工藝變化對(duì)電路延遲以及穩(wěn)定性的影響急劇RAM bitcell 的晶體管尺寸小，更容易受到工藝波動(dòng)的影響[17]。圖 電延時(shí)及其延時(shí)波動(dòng)的變化趨勢(shì)，當(dāng)電源電壓從 1.1V 下降到 0.6V 時(shí)的性能大約只為 1.1V 的 1/8。而放電延時(shí)的波動(dòng)更是急劇增大，sigma）值相比 1.1V 時(shí)增大了約 60 倍。降低電源電壓固然能夠大幅下電路的不穩(wěn)定性成為了低電壓 SRAM 設(shè)計(jì)的一個(gè)主要問(wèn)題。因此能效電路的研究熱點(diǎn)[18][19]。sigma=1.2ns

lTd1Td2TSAE1TSAE23σBL3σSAE13σSAE2μSAE1μSAE2μBL圖 1-10 陣列位線放電和 SA 使能時(shí)間的分布電壓下由復(fù)制位線電路產(chǎn)生的 SAE 信號(hào)的延時(shí)變化，仿真條件是常規(guī)電壓的 0.9V，當(dāng)電壓降低到 0.7V 時(shí)，SAE 延時(shí)的 sigma V 時(shí)，sigma 值增大了 30 倍。復(fù)制位線電路延時(shí)變化的急劇增加3 sigma 的延時(shí)變化時(shí)，0.6V 時(shí)復(fù)制位線電路的延時(shí)變化增加了%。
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本文編號(hào)：2869855