發(fā)布時(shí)間：2020-10-22 16:18

　　 現(xiàn)代通信系統(tǒng)的快速發(fā)展對(duì)模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)提出了高速、高精度的要求,但是由于工藝的限制,單片ADC的性能已經(jīng)達(dá)到物理極限,時(shí)間交織ADC(Time-Interleaved ADC,TIADC)利用多個(gè)ADC并行交替采樣是實(shí)現(xiàn)高速高精度的一種有效途徑。然而在實(shí)際生產(chǎn)中受到工藝環(huán)境等非理想因素的影響,導(dǎo)致TIADC各子通道間存在失配誤差,最終會(huì)造成TIADC系統(tǒng)動(dòng)態(tài)性能的下降。本文首先介紹了高速TIADC的研究背景及意義,分析了三種主要失配:失調(diào)失配、增益失配、時(shí)間失配以及對(duì)TIADC系統(tǒng)性能的影響。對(duì)于校準(zhǔn)最為復(fù)雜的時(shí)間失配誤差,分別采用全數(shù)字后臺(tái)校準(zhǔn)算法和數(shù)�；旌闲�(zhǔn)方法進(jìn)行校準(zhǔn)。其中全數(shù)字校準(zhǔn)算法利用信號(hào)的特性來(lái)估算時(shí)間失配誤差相關(guān)量,采用最小均方(Least Mean Square,LMS)算法迭代估算時(shí)間失配誤差值,使用基于泰勒級(jí)數(shù)展開(kāi)的一階五點(diǎn)法補(bǔ)償時(shí)間失配誤差。該算法不需要參考通道,硬件消耗低,可以實(shí)現(xiàn)寬帶寬輸入;數(shù)�；旌闲�(zhǔn)方法使用全數(shù)字方法提取時(shí)間失配誤差,然后利用可變延遲線對(duì)時(shí)間失配誤差進(jìn)行補(bǔ)償。本文首先基于Matlab/Simulink平臺(tái)搭建了一個(gè)有效位數(shù)為8bit采樣頻率為1GHz的四通道TIADC時(shí)間失配誤差校準(zhǔn)模型。當(dāng)輸入信號(hào)的歸一化頻率f_(in)/f_s為0.414時(shí),仿真結(jié)果表明,經(jīng)校準(zhǔn)后ENOB從5.58bit提高到7.88bit,SFDR從38.64dB提高到67.53dB;然后基于Modelsim平臺(tái)完成全數(shù)字校準(zhǔn)算法的RTL級(jí)仿真;接著利用Quartus II將代碼下載到FPGA開(kāi)發(fā)板上,完成校準(zhǔn)算法的硬件仿真;基于SMIC 0.18um的工藝完成校準(zhǔn)算法的ASIC設(shè)計(jì),最后對(duì)校準(zhǔn)算法在不同平臺(tái)上的驗(yàn)證結(jié)果進(jìn)行了比較和分析,驗(yàn)證了該校準(zhǔn)算法的有效性。此外,本文還采用數(shù)�；旌闲�(zhǔn)方法對(duì)時(shí)間失配誤差進(jìn)行校準(zhǔn),校準(zhǔn)后ENOB從7.20bit提高到7.87bit,SFDR從50.75dB提高到67.53dB。
【學(xué)位單位】：合肥工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN792
【部分圖文】：

40(b) 實(shí)驗(yàn)設(shè)備圖 3.13 FPGA 的驗(yàn)證環(huán)境Fig3.13 FPGA verification environmentus II 對(duì)校準(zhǔn)算法的程序進(jìn)行綜合并做相應(yīng)出數(shù)據(jù)與 FPGA 開(kāi)發(fā)板的通用型輸入口對(duì)應(yīng)，F(xiàn)PGA 驗(yàn)證時(shí)，可通過(guò)復(fù)位按IO 端口對(duì)數(shù)據(jù)進(jìn)行抓取，將所需要的數(shù)據(jù)分析。經(jīng)過(guò)分析，基于 FPGA 平臺(tái)校準(zhǔn)本文算法的校準(zhǔn)后，ENOB由校準(zhǔn)前的5

圖 3.16 DC 綜合時(shí)序報(bào)告Fig3.16 Design Complier synthesis timing report根據(jù)報(bào)告結(jié)果可以看出，余量(slack)為 1.49，大于 0，表示設(shè)定的周期沒(méi)有出現(xiàn)時(shí)序違規(guī)，滿足時(shí)序設(shè)計(jì)的要求。如果余量小于 0，則說(shuō)明設(shè)定的關(guān)鍵路徑太長(zhǎng)使周期出現(xiàn)了時(shí)序違規(guī)，不能夠滿足時(shí)序設(shè)計(jì)的要求，此時(shí)有兩種方法：一種是改進(jìn)代碼，對(duì)代碼進(jìn)行進(jìn)一步地優(yōu)化；另外一種是重新設(shè)定周期。通過(guò) DC 時(shí)序綜合報(bào)告的結(jié)果還可以知道總面積和每個(gè)與非門的面積，等效門的個(gè)數(shù)可以通過(guò)這兩個(gè)面積算出來(lái)。此外，通過(guò) DC 綜合電路具體延時(shí)信息文件(.sdf)、門級(jí)電路網(wǎng)表(.v)文件、時(shí)序約束文件(.sdc)等也可以得到。3.6.2 校準(zhǔn)算法的 DC 綜合后仿通常情況下可以通過(guò)以下兩種方法來(lái)對(duì) DC 綜合的結(jié)果進(jìn)行驗(yàn)證：第一種是靜態(tài)形式驗(yàn)證方式，其主要思路就是把形式驗(yàn)證和時(shí)序分析結(jié)合起來(lái)。在 DC 綜合后的時(shí)序滿足時(shí)序設(shè)計(jì)要求的情況下如果 DC 綜合前后的程序功能都是相同的，

圖 3.17 加入 SDF 文件的方法Fig3.17 The method of adding SDF file為了順利完成電路的功耗分析，還需要加入仿真波形文件(.vcd)，仿真cd)是在對(duì)設(shè)計(jì)的算法進(jìn)行綜合后仿真的時(shí)候?qū)С龅摹Ｐ枰?Testbenc段代碼才可以導(dǎo)出功耗分析所需的仿真波形文件(.vcd)，相應(yīng)添加的代$dumpfile(“top.vcd”)$dumpvars(“0,testbeench.top”)$dumpon綜合后仿真以后會(huì)產(chǎn)生的一系列二進(jìn)制數(shù)，此時(shí)通過(guò)二-十進(jìn)制轉(zhuǎn)換代進(jìn)制數(shù)轉(zhuǎn)化為等值的十進(jìn)制數(shù)，之后利用 Matlab 對(duì)這些十進(jìn)制數(shù)據(jù)進(jìn)，Matlab 頻譜分析的結(jié)果如圖 3.18 所示。
【參考文獻(xiàn)】

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1 楊擴(kuò)軍;田書(shū)林;蔣俊;曾浩;;基于TIADC的20 GS/s高速數(shù)據(jù)采集系統(tǒng)[J];儀器儀表學(xué)報(bào);2014年04期

2 霍然;鄒月嫻;;基于K漸變傳輸線的TIADC低失配寬帶前端功率分配器設(shè)計(jì)[J];數(shù)據(jù)采集與處理;2011年06期

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1 蹇茂琛;時(shí)間交織ADC全數(shù)字校準(zhǔn)算法的研究與設(shè)計(jì)[D];合肥工業(yè)大學(xué);2017年

2 劉言言;時(shí)間交織ADC后臺(tái)數(shù)字校準(zhǔn)算法的研究[D];合肥工業(yè)大學(xué);2016年

3 李嘉鴻;基于多通道TIADC的超高速采樣技術(shù)研究[D];浙江大學(xué);2013年

本文編號(hào)：2851824