現(xiàn)代通信系統(tǒng)的快速發(fā)展對模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)提出了高速、高精度的要求,但是由于工藝的限制,單片ADC的性能已經(jīng)達(dá)到物理極限,時間交織ADC(Time-Interleaved ADC,TIADC)利用多個ADC并行交替采樣是實現(xiàn)高速高精度的一種有效途徑。然而在實際生產(chǎn)中受到工藝環(huán)境等非理想因素的影響,導(dǎo)致TIADC各子通道間存在失配誤差,最終會造成TIADC系統(tǒng)動態(tài)性能的下降。本文首先介紹了高速TIADC的研究背景及意義,分析了三種主要失配:失調(diào)失配、增益失配、時間失配以及對TIADC系統(tǒng)性能的影響。對于校準(zhǔn)最為復(fù)雜的時間失配誤差,分別采用全數(shù)字后臺校準(zhǔn)算法和數(shù)�；旌闲�(zhǔn)方法進(jìn)行校準(zhǔn)。其中全數(shù)字校準(zhǔn)算法利用信號的特性來估算時間失配誤差相關(guān)量,采用最小均方(Least Mean Square,LMS)算法迭代估算時間失配誤差值,使用基于泰勒級數(shù)展開的一階五點法補(bǔ)償時間失配誤差。該算法不需要參考通道,硬件消耗低,可以實現(xiàn)寬帶寬輸入;數(shù)模混合校準(zhǔn)方法使用全數(shù)字方法提取時間失配誤差,然后利用可變延遲線對時間失配誤差進(jìn)行補(bǔ)償。本文首先基于Matlab/Simulink平臺搭建了一個有效位數(shù)為8bit采樣頻率為1GHz的四通道TIADC時間失配誤差校準(zhǔn)模型。當(dāng)輸入信號的歸一化頻率f_(in)/f_s為0.414時,仿真結(jié)果表明,經(jīng)校準(zhǔn)后ENOB從5.58bit提高到7.88bit,SFDR從38.64dB提高到67.53dB;然后基于Modelsim平臺完成全數(shù)字校準(zhǔn)算法的RTL級仿真;接著利用Quartus II將代碼下載到FPGA開發(fā)板上,完成校準(zhǔn)算法的硬件仿真;基于SMIC 0.18um的工藝完成校準(zhǔn)算法的ASIC設(shè)計,最后對校準(zhǔn)算法在不同平臺上的驗證結(jié)果進(jìn)行了比較和分析,驗證了該校準(zhǔn)算法的有效性。此外,本文還采用數(shù)�；旌闲�(zhǔn)方法對時間失配誤差進(jìn)行校準(zhǔn),校準(zhǔn)后ENOB從7.20bit提高到7.87bit,SFDR從50.75dB提高到67.53dB。
【學(xué)位單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN792
【部分圖文】：

40(b) 實驗設(shè)備圖 3.13 FPGA 的驗證環(huán)境Fig3.13 FPGA verification environmentus II 對校準(zhǔn)算法的程序進(jìn)行綜合并做相應(yīng)出數(shù)據(jù)與 FPGA 開發(fā)板的通用型輸入口對應(yīng)，F(xiàn)PGA 驗證時，可通過復(fù)位按IO 端口對數(shù)據(jù)進(jìn)行抓取，將所需要的數(shù)據(jù)分析。經(jīng)過分析，基于 FPGA 平臺校準(zhǔn)本文算法的校準(zhǔn)后，ENOB由校準(zhǔn)前的5

圖 3.16 DC 綜合時序報告Fig3.16 Design Complier synthesis timing report根據(jù)報告結(jié)果可以看出，余量(slack)為 1.49，大于 0，表示設(shè)定的周期沒有出現(xiàn)時序違規(guī)，滿足時序設(shè)計的要求。如果余量小于 0，則說明設(shè)定的關(guān)鍵路徑太長使周期出現(xiàn)了時序違規(guī)，不能夠滿足時序設(shè)計的要求，此時有兩種方法：一種是改進(jìn)代碼，對代碼進(jìn)行進(jìn)一步地優(yōu)化；另外一種是重新設(shè)定周期。通過 DC 時序綜合報告的結(jié)果還可以知道總面積和每個與非門的面積，等效門的個數(shù)可以通過這兩個面積算出來。此外，通過 DC 綜合電路具體延時信息文件(.sdf)、門級電路網(wǎng)表(.v)文件、時序約束文件(.sdc)等也可以得到。3.6.2 校準(zhǔn)算法的 DC 綜合后仿通常情況下可以通過以下兩種方法來對 DC 綜合的結(jié)果進(jìn)行驗證：第一種是靜態(tài)形式驗證方式，其主要思路就是把形式驗證和時序分析結(jié)合起來。在 DC 綜合后的時序滿足時序設(shè)計要求的情況下如果 DC 綜合前后的程序功能都是相同的，

圖 3.17 加入 SDF 文件的方法Fig3.17 The method of adding SDF file為了順利完成電路的功耗分析，還需要加入仿真波形文件(.vcd)，仿真cd)是在對設(shè)計的算法進(jìn)行綜合后仿真的時候?qū)С龅�。需要�?Testbenc段代碼才可以導(dǎo)出功耗分析所需的仿真波形文件(.vcd)，相應(yīng)添加的代$dumpfile(“top.vcd”)$dumpvars(“0,testbeench.top”)$dumpon綜合后仿真以后會產(chǎn)生的一系列二進(jìn)制數(shù)，此時通過二-十進(jìn)制轉(zhuǎn)換代進(jìn)制數(shù)轉(zhuǎn)化為等值的十進(jìn)制數(shù)，之后利用 Matlab 對這些十進(jìn)制數(shù)據(jù)進(jìn)，Matlab 頻譜分析的結(jié)果如圖 3.18 所示。
【參考文獻(xiàn)】

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1 楊擴(kuò)軍;田書林;蔣俊;曾浩;;基于TIADC的20 GS/s高速數(shù)據(jù)采集系統(tǒng)[J];儀器儀表學(xué)報;2014年04期

2 霍然;鄒月嫻;;基于K漸變傳輸線的TIADC低失配寬帶前端功率分配器設(shè)計[J];數(shù)據(jù)采集與處理;2011年06期

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1 蹇茂琛;時間交織ADC全數(shù)字校準(zhǔn)算法的研究與設(shè)計[D];合肥工業(yè)大學(xué);2017年

2 劉言言;時間交織ADC后臺數(shù)字校準(zhǔn)算法的研究[D];合肥工業(yè)大學(xué);2016年

3 李嘉鴻;基于多通道TIADC的超高速采樣技術(shù)研究[D];浙江大學(xué);2013年

本文編號：2851824