隨著數(shù)字集成電路的集成度越來越高,工藝節(jié)點越來越小,芯片設(shè)計的規(guī)模越來越龐大。保證大規(guī)模芯片在物理設(shè)計完成后的時序收斂成為了一項重要并且復(fù)雜的工作。為此在后端層次化物理設(shè)計初期需要產(chǎn)生多個不同的布局與時序預(yù)算方案對接下來的設(shè)計起一個指導(dǎo)作用。大規(guī)模芯片的時序預(yù)算需要EDA軟件進行長時間的運算并且占用大量的計算機資源,延長整個芯片的設(shè)計周期。因此一個快速的,精確的,占用資源顯著減少的時序預(yù)算方法成為大規(guī)模芯片層次化物理設(shè)計過程中的關(guān)鍵。本課題基于有源邏輯降低技術(shù)對層次化物理設(shè)計的各個拆分模塊進行電路邏輯網(wǎng)表簡化,構(gòu)建一個類接口邏輯模型的簡化電路邏輯網(wǎng)表,基于簡化的邏輯網(wǎng)表進行時序預(yù)算。獲得與原有方法相比,計算時間減少和占用計算資源顯著縮小的一種新的時序預(yù)算方法。使用Cadence公司的數(shù)字后端設(shè)計軟件innovus對一款采用臺積電65nm工藝的單片DTMF信號收發(fā)芯片進行后端物理層次化設(shè)計。采用新提出的時序預(yù)算方法對此設(shè)計進行快速時序預(yù)算,根據(jù)時序預(yù)算的結(jié)果進行模塊拆分。完成各個模塊的標(biāo)準(zhǔn)單元放置,電源規(guī)劃,時鐘樹綜合,全局布線后,在頂層再將各個完成設(shè)計的模塊拼裝回來。通過時序驗證,邏輯等效驗證,物理設(shè)計規(guī)則驗證,說明此時序預(yù)算的方法不但能夠減少EDA軟件的計算時間與計算機內(nèi)存的占用量,而且預(yù)算出的結(jié)果也足夠精確到可以使得根據(jù)此結(jié)果進行的層次化設(shè)計能夠達到時序收斂的要求。證明這種新的時序預(yù)算方法的可靠性。本文基于有源邏輯降低技術(shù)提出的這種新的時序預(yù)算方法,相比傳統(tǒng)的時序預(yù)算方法,能夠顯著的減少時序預(yù)算的計算時間和時序預(yù)算時占用計算機的內(nèi)存量。發(fā)現(xiàn)待時序預(yù)算的設(shè)計模塊內(nèi)部的冗余邏輯規(guī)模越大,此種時序預(yù)算方法對計算時間和占用的內(nèi)存量減少效果越明顯。在一個含有7533818實例單元的待拆分模塊中此種方法的時序預(yù)算時間與原有方法相比減少了30.80%,占用計算機內(nèi)存資源與原有方法相比減少了35.16%。極大地縮短了時序預(yù)算步驟的時間,縮短了整個芯片的物理設(shè)計周期。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN405
【部分圖文】：

圖 1.1 層次化物理設(shè)計流程圖設(shè)計能夠更好的照顧到各個各個模塊內(nèi)部的優(yōu)化問題。由于有功能性與整體性的考慮，所以在各個模塊的設(shè)計時能夠?qū)⒅�。防止設(shè)計問題的相互連鎖干擾，對于各個模塊內(nèi)部的問處理，從而最大限度的減少模塊內(nèi)部的時序與布線阻塞問題。設(shè)計能夠減少設(shè)計周期與 EDA 軟件的負載問題。對于一個拆分成了多個模塊交由不同的設(shè)計團隊負責(zé)，各個設(shè)計團隊行。這樣的設(shè)計模式縮短了整體設(shè)計的時間。對于 EDA 軟塊使得整個軟件不需要加載整個設(shè)計，整個的設(shè)計難度與規(guī)。設(shè)計可以更好地針對特殊要求模塊的設(shè)計。層次化設(shè)計可以加設(shè)計約束，這些模塊都有不同的特殊要求。如多電源多點種設(shè)計在芯片的低功耗設(shè)計方面應(yīng)用非常廣泛，設(shè)計者需要不同的通用功率格式（UPF）文件，來針對不同的模塊進行

設(shè)計當(dāng)中每一個層次化實例單元設(shè)計過于龐大，建立時序庫需要確度不夠高。為了應(yīng)對這種問題提出了對于整個層次化的實例單種方法就叫做有源邏輯降低技術(shù)，采用有源邏輯降低技術(shù)后提取結(jié)構(gòu)模型有接口邏輯模型（ILM），靈活接口邏輯模型（flex ILMTM）等。1 接口邏輯模型口邏輯模型（ILM），是一種模塊的結(jié)構(gòu)模型，主要應(yīng)用在層次塊時序收斂當(dāng)中，邏輯接口模型比黑盒的時序庫更加的精確，更的時序鏈接。根據(jù)有源邏輯降低技術(shù)，邏輯接口模型將模塊內(nèi)部徑都刪除，僅僅保留內(nèi)部寄存器到輸出接口，輸入接口到內(nèi)部寄接口，這些內(nèi)部路徑。并且邏輯接口模型會寫出拆分模塊的寄生分模塊的verilog等文件。這樣在頂層的關(guān)鍵路徑上通過延時計算的路徑，這樣比時序庫精確非常多，并且還不會占用太多的內(nèi)存

另一種邏輯接口模型就是靈活接口邏輯模型（FlexILM ）。為了讓芯片整體在頂層時序收斂，在分割后，每一個分割模塊的物理植入需要很長時間，并且每一個模塊將會提取一個邏輯接口模型出來，以保證芯片能夠在頂層收斂。但是頂層時序收斂并不是一件很容易的事，尤其是在面對頂層通道局限（channel-less）的設(shè)計時，沒有過多的空間來插入緩沖單元。設(shè)計者通常需要進行多次的頂層設(shè)計迭代來達到時序收斂的目的。為了應(yīng)對這種挑戰(zhàn)，靈活接口邏輯模型被提出。靈活接口邏輯模型與接口邏輯模型類似，接口部分的路徑被保存下來內(nèi)部的邏輯被移除。靈活接口邏輯模型最大的優(yōu)點在于，在頂層設(shè)計時，靈活邏輯接口模型的接口部分通路可以被優(yōu)化和改動，并且這些改動將會自動的工程修改命令（ECO）結(jié)果保存到分割模塊中。這樣能夠處理在層次化物理設(shè)計拼接后頂層時序不收斂的情況。靈活邏輯接口模型同樣可以減少網(wǎng)表和物理邏輯減少運算資源的消耗。被移除的邏輯將會被替代成放置阻塞單元（placement blockage）來避免添加新的優(yōu)化邏輯導(dǎo)致設(shè)計規(guī)則違例。同樣被移除邏輯的走線情況將被抽取出 RC 網(wǎng)表來保證整體的正確性。如圖 2.2，當(dāng)頂層拼接回來后頂層時序不收斂靈活接口邏輯模型可以優(yōu)化各個拆分模塊的接口路徑使得時序收斂。
【參考文獻】

相關(guān)期刊論文 前2條

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相關(guān)碩士學(xué)位論文 前4條

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本文編號：2849962