隨著數(shù)字集成電路的集成度越來(lái)越高,工藝節(jié)點(diǎn)越來(lái)越小,芯片設(shè)計(jì)的規(guī)模越來(lái)越龐大。保證大規(guī)模芯片在物理設(shè)計(jì)完成后的時(shí)序收斂成為了一項(xiàng)重要并且復(fù)雜的工作。為此在后端層次化物理設(shè)計(jì)初期需要產(chǎn)生多個(gè)不同的布局與時(shí)序預(yù)算方案對(duì)接下來(lái)的設(shè)計(jì)起一個(gè)指導(dǎo)作用。大規(guī)模芯片的時(shí)序預(yù)算需要EDA軟件進(jìn)行長(zhǎng)時(shí)間的運(yùn)算并且占用大量的計(jì)算機(jī)資源,延長(zhǎng)整個(gè)芯片的設(shè)計(jì)周期。因此一個(gè)快速的,精確的,占用資源顯著減少的時(shí)序預(yù)算方法成為大規(guī)模芯片層次化物理設(shè)計(jì)過(guò)程中的關(guān)鍵。本課題基于有源邏輯降低技術(shù)對(duì)層次化物理設(shè)計(jì)的各個(gè)拆分模塊進(jìn)行電路邏輯網(wǎng)表簡(jiǎn)化,構(gòu)建一個(gè)類接口邏輯模型的簡(jiǎn)化電路邏輯網(wǎng)表,基于簡(jiǎn)化的邏輯網(wǎng)表進(jìn)行時(shí)序預(yù)算。獲得與原有方法相比,計(jì)算時(shí)間減少和占用計(jì)算資源顯著縮小的一種新的時(shí)序預(yù)算方法。使用Cadence公司的數(shù)字后端設(shè)計(jì)軟件innovus對(duì)一款采用臺(tái)積電65nm工藝的單片DTMF信號(hào)收發(fā)芯片進(jìn)行后端物理層次化設(shè)計(jì)。采用新提出的時(shí)序預(yù)算方法對(duì)此設(shè)計(jì)進(jìn)行快速時(shí)序預(yù)算,根據(jù)時(shí)序預(yù)算的結(jié)果進(jìn)行模塊拆分。完成各個(gè)模塊的標(biāo)準(zhǔn)單元放置,電源規(guī)劃,時(shí)鐘樹綜合,全局布線后,在頂層再將各個(gè)完成設(shè)計(jì)的模塊拼裝回來(lái)。通過(guò)時(shí)序驗(yàn)證,邏輯等效驗(yàn)證,物理設(shè)計(jì)規(guī)則驗(yàn)證,說(shuō)明此時(shí)序預(yù)算的方法不但能夠減少EDA軟件的計(jì)算時(shí)間與計(jì)算機(jī)內(nèi)存的占用量,而且預(yù)算出的結(jié)果也足夠精確到可以使得根據(jù)此結(jié)果進(jìn)行的層次化設(shè)計(jì)能夠達(dá)到時(shí)序收斂的要求。證明這種新的時(shí)序預(yù)算方法的可靠性。本文基于有源邏輯降低技術(shù)提出的這種新的時(shí)序預(yù)算方法,相比傳統(tǒng)的時(shí)序預(yù)算方法,能夠顯著的減少時(shí)序預(yù)算的計(jì)算時(shí)間和時(shí)序預(yù)算時(shí)占用計(jì)算機(jī)的內(nèi)存量。發(fā)現(xiàn)待時(shí)序預(yù)算的設(shè)計(jì)模塊內(nèi)部的冗余邏輯規(guī)模越大,此種時(shí)序預(yù)算方法對(duì)計(jì)算時(shí)間和占用的內(nèi)存量減少效果越明顯。在一個(gè)含有7533818實(shí)例單元的待拆分模塊中此種方法的時(shí)序預(yù)算時(shí)間與原有方法相比減少了30.80%,占用計(jì)算機(jī)內(nèi)存資源與原有方法相比減少了35.16%。極大地縮短了時(shí)序預(yù)算步驟的時(shí)間,縮短了整個(gè)芯片的物理設(shè)計(jì)周期。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN405
【部分圖文】：

圖 1.1 層次化物理設(shè)計(jì)流程圖設(shè)計(jì)能夠更好的照顧到各個(gè)各個(gè)模塊內(nèi)部的優(yōu)化問(wèn)題。由于有功能性與整體性的考慮，所以在各個(gè)模塊的設(shè)計(jì)時(shí)能夠?qū)⒅啤７乐乖O(shè)計(jì)問(wèn)題的相互連鎖干擾，對(duì)于各個(gè)模塊內(nèi)部的問(wèn)處理，從而最大限度的減少模塊內(nèi)部的時(shí)序與布線阻塞問(wèn)題。設(shè)計(jì)能夠減少設(shè)計(jì)周期與 EDA 軟件的負(fù)載問(wèn)題。對(duì)于一個(gè)拆分成了多個(gè)模塊交由不同的設(shè)計(jì)團(tuán)隊(duì)負(fù)責(zé)，各個(gè)設(shè)計(jì)團(tuán)隊(duì)行。這樣的設(shè)計(jì)模式縮短了整體設(shè)計(jì)的時(shí)間。對(duì)于 EDA 軟塊使得整個(gè)軟件不需要加載整個(gè)設(shè)計(jì)，整個(gè)的設(shè)計(jì)難度與規(guī)。設(shè)計(jì)可以更好地針對(duì)特殊要求模塊的設(shè)計(jì)。層次化設(shè)計(jì)可以加設(shè)計(jì)約束，這些模塊都有不同的特殊要求。如多電源多點(diǎn)種設(shè)計(jì)在芯片的低功耗設(shè)計(jì)方面應(yīng)用非常廣泛，設(shè)計(jì)者需要不同的通用功率格式（UPF）文件，來(lái)針對(duì)不同的模塊進(jìn)行

設(shè)計(jì)當(dāng)中每一個(gè)層次化實(shí)例單元設(shè)計(jì)過(guò)于龐大，建立時(shí)序庫(kù)需要確度不夠高。為了應(yīng)對(duì)這種問(wèn)題提出了對(duì)于整個(gè)層次化的實(shí)例單種方法就叫做有源邏輯降低技術(shù)，采用有源邏輯降低技術(shù)后提取結(jié)構(gòu)模型有接口邏輯模型（ILM），靈活接口邏輯模型（flex ILMTM）等。1 接口邏輯模型口邏輯模型（ILM），是一種模塊的結(jié)構(gòu)模型，主要應(yīng)用在層次塊時(shí)序收斂當(dāng)中，邏輯接口模型比黑盒的時(shí)序庫(kù)更加的精確，更的時(shí)序鏈接。根據(jù)有源邏輯降低技術(shù)，邏輯接口模型將模塊內(nèi)部徑都刪除，僅僅保留內(nèi)部寄存器到輸出接口，輸入接口到內(nèi)部寄接口，這些內(nèi)部路徑。并且邏輯接口模型會(huì)寫出拆分模塊的寄生分模塊的verilog等文件。這樣在頂層的關(guān)鍵路徑上通過(guò)延時(shí)計(jì)算的路徑，這樣比時(shí)序庫(kù)精確非常多，并且還不會(huì)占用太多的內(nèi)存

另一種邏輯接口模型就是靈活接口邏輯模型（FlexILM ）。為了讓芯片整體在頂層時(shí)序收斂，在分割后，每一個(gè)分割模塊的物理植入需要很長(zhǎng)時(shí)間，并且每一個(gè)模塊將會(huì)提取一個(gè)邏輯接口模型出來(lái)，以保證芯片能夠在頂層收斂。但是頂層時(shí)序收斂并不是一件很容易的事，尤其是在面對(duì)頂層通道局限（channel-less）的設(shè)計(jì)時(shí)，沒(méi)有過(guò)多的空間來(lái)插入緩沖單元。設(shè)計(jì)者通常需要進(jìn)行多次的頂層設(shè)計(jì)迭代來(lái)達(dá)到時(shí)序收斂的目的。為了應(yīng)對(duì)這種挑戰(zhàn)，靈活接口邏輯模型被提出。靈活接口邏輯模型與接口邏輯模型類似，接口部分的路徑被保存下來(lái)內(nèi)部的邏輯被移除。靈活接口邏輯模型最大的優(yōu)點(diǎn)在于，在頂層設(shè)計(jì)時(shí)，靈活邏輯接口模型的接口部分通路可以被優(yōu)化和改動(dòng)，并且這些改動(dòng)將會(huì)自動(dòng)的工程修改命令（ECO）結(jié)果保存到分割模塊中。這樣能夠處理在層次化物理設(shè)計(jì)拼接后頂層時(shí)序不收斂的情況。靈活邏輯接口模型同樣可以減少網(wǎng)表和物理邏輯減少運(yùn)算資源的消耗。被移除的邏輯將會(huì)被替代成放置阻塞單元（placement blockage）來(lái)避免添加新的優(yōu)化邏輯導(dǎo)致設(shè)計(jì)規(guī)則違例。同樣被移除邏輯的走線情況將被抽取出 RC 網(wǎng)表來(lái)保證整體的正確性。如圖 2.2，當(dāng)頂層拼接回來(lái)后頂層時(shí)序不收斂靈活接口邏輯模型可以優(yōu)化各個(gè)拆分模塊的接口路徑使得時(shí)序收斂。
【參考文獻(xiàn)】

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1 楊磊;孫豐剛;柳平增;孫賽賽;;芯片層次化物理設(shè)計(jì)中的時(shí)序預(yù)算及時(shí)序收斂[J];計(jì)算機(jī)與數(shù)字工程;2011年10期

2 簡(jiǎn)貴胄,葛寧,馮重熙;靜態(tài)時(shí)序分析方法的基本原理和應(yīng)用[J];計(jì)算機(jī)工程與應(yīng)用;2002年14期

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1 詹武;層次化物理設(shè)計(jì)中時(shí)序預(yù)算及優(yōu)化方法[D];國(guó)防科學(xué)技術(shù)大學(xué);2015年

2 欒曉琨;基于QX多核芯片的層次化物理設(shè)計(jì)[D];國(guó)防科學(xué)技術(shù)大學(xué);2009年

3 陳琳;用于大型數(shù)字集成電路的層次化設(shè)計(jì)的研究[D];上海交通大學(xué);2007年

4 徐君;深亞微米VLSI設(shè)計(jì)中的信號(hào)完整性問(wèn)題研究[D];中國(guó)科學(xué)院研究生院（計(jì)算技術(shù)研究所）;2005年

本文編號(hào)：2849962