隨著集成電路工藝尺寸的不斷縮小,芯片集成規(guī)模的不斷擴大,多核SoC的設計技術得以飛速發(fā)展。集成電路工藝向深亞微米甚至納米級的發(fā)展,以及多核CPU體系架構的不斷完善,使得多核SoC內(nèi)部的數(shù)字邏輯與其上集成的IP核數(shù)目不斷增加,這不僅對多核SoC的設計工作提出了更高的要求,也給多核SoC的測試工作帶來了巨大的挑戰(zhàn)�？蓽y性設計作為一種為解決這些測試問題而得到不斷發(fā)展的設計方法學,越來越受到工業(yè)界的廣泛關注。其目的是在不影響芯片正常功能的前提下,在芯片設計的過程中考慮測試問題,通過添加額外的測試電路來實現(xiàn)芯片的可測試性,降低測試成本。本文是對項目組開發(fā)的DSDP16芯片制定完整地可測性設計方案并驗證其可行性。DSDP16芯片是一款集成了兩個處理器核心的高性能芯片,運行速度快,存儲器數(shù)量多,設計過程中還使用了can,uart,a429等眾多IP核,使得芯片結構更加復雜,這給可測性設計帶來了極大的挑戰(zhàn)。為達到芯片的測試目標并提高其易測性,本文從以下幾個方面進行了研究與設計:(1)對芯片內(nèi)部的數(shù)字功能邏輯采用基于at-speed的掃描路徑設計,解決了對特征尺寸130nm以下的SoC中可能的與時序相關的跳變故障與路徑延時故障的測試問題。包括使用片上時鐘控制器電路產(chǎn)生全速測試所需的高頻時鐘,針對多核CPU內(nèi)部數(shù)字邏輯的出現(xiàn)的測試圖形過大的問題,采用了對掃描鏈的壓縮設計來減少測試時間。最后針對自動測試向量生成后的覆蓋率報告,對掃描設計中不可測的故障給出了分析與解決方案。(2)對芯片內(nèi)部眾多的嵌入式存儲器,采用自底而上的層次化設計方法,依照大小和模塊的不同分成不同的組,組內(nèi)進行并行測試,組件進行串行測試,有效的降低了MBIST的功耗。(3)針對I/O引腳的測試問題,依照IEEE std 1149.1標準對DSDP16芯片實現(xiàn)了邊界掃描設計。通過JTAG接口,完成了芯片周邊管腳與板級芯片互連的測試和對MBIST電路的控制。最后,依照制定的可測性設計方案完成芯片內(nèi)部的具體邏輯設計,并對這些設計電路的可行性與有效性進行了驗證。
【學位單位】：西安電子科技大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN47
【部分圖文】：

是使用硬件邏輯電路來實現(xiàn)測試圖形生成，測試施加，測試響應捕獲和分析的過程，并將其全部嵌入芯片內(nèi)部，達到縮減測試開銷的目的。圖2.1 集成電路測試結構圖測試圖形的生成過程隨著集成電路規(guī)模越來越大而變得越來越復雜，使得可測性設計技術快速發(fā)展�？蓽y性設計可以分為專項技術和系統(tǒng)化技術兩部分，前者是采用傳統(tǒng)的測試方法對待測電路的某些部分進行迭代設計，最常見的測試方法包括在電路的關鍵路徑上設置測控點，將復雜的電路結構分成簡單的邏輯塊等；系統(tǒng)化技術則是在電路的設計階段就建立相應的測試結構，這些測試結構主要有掃描鏈路，內(nèi)建自測試電路，邊界掃描電路等。1984 年，Bennetts 提出的可測性定義為：“如果對一個數(shù)字 IC 進行的測試圖形生成

然后將這些觸發(fā)器輸出與下一級的 sci 相連，所有的 sen 連接在一起并引出，構成了一個移位掃描鏈，掃描輸入由 scan_in 端輸入，而輸出由 scan_out 端輸出。圖2.2 多路選擇型掃描觸發(fā)器圖2.3 掃描插入后的電路邏輯

掃描插入后的電路邏輯
【參考文獻】

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1 秦李青;顏學龍;;組合電路的故障測試生成并行ATPG算法研究[J];大眾科技;2015年04期

2 施文龍;林偉;;SOC中嵌入式存儲器陰影邏輯的可測性設計[J];電子器件;2012年03期

3 孫大成;;基于片上PLL時鐘的at-speed測試設計[J];中國集成電路;2009年10期

4 李冬;任敏華;;如何用OCC電路實現(xiàn)at-speed測試[J];微處理機;2009年04期

5 俞建峰;陳翔;楊雪瑛;;我國集成電路測試技術現(xiàn)狀及發(fā)展策略[J];中國測試;2009年03期

6 朱彥卿;何怡剛;陽輝;劉美容;;一種高速ADC靜態(tài)參數(shù)的內(nèi)建自測試結構[J];湖南大學學報(自然科學版);2007年10期

7 耿爽;宋金楊;郜月蘭;;邊界掃描測試技術在集成電路測試中的應用[J];沈陽航空工業(yè)學院學報;2007年02期

8 吳光林,胡晨,李銳;一種有效的ADC內(nèi)建自測試方案[J];電子器件;2003年02期

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1 周彬;低測試成本的確定性內(nèi)建自測試（BIST）的研究[D];哈爾濱工業(yè)大學;2010年

2 劉煜坤;數(shù)字集成電路測試方法研究[D];哈爾濱理工大學;2009年

3 侯艷麗;數(shù)字集成電路測試生成算法研究[D];哈爾濱工程大學;2008年

4 劉祥遠;多核SoC片上網(wǎng)絡關鍵技術研究[D];國防科學技術大學;2007年

5 方建平;SoC低成本測試技術與實現(xiàn)方法研究[D];西安電子科技大學;2006年

6 韓澤耀;高速高性能FFT處理器的VLSI實現(xiàn)研究[D];浙江大學;2002年

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1 石慧明;基于IEEE P1687網(wǎng)絡的單鏈全掃描結構測試方法研究[D];西安電子科技大學;2015年

2 倪銘;多核CPU可測性設計關鍵技術研究[D];國防科學技術大學;2015年

3 張雨;YHFT-XX芯片低功耗可測性設計及優(yōu)化[D];國防科學技術大學;2015年

4 姜月明;IP核可測性設計中掃描鏈插入與測試封裝加載研究[D];哈爾濱理工大學;2014年

5 王丹;一款高性能處理器的可測性設計與實現(xiàn)[D];國防科學技術大學;2012年

6 李少卿;視頻格式轉(zhuǎn)換芯片的可測性設計與形式驗證[D];天津大學;2011年

7 韓向超;基于邊界掃描技術的電路板測試方法研究[D];江蘇科技大學;2010年

8 魏巖;SOC中可復用IP核的測試技術與應用[D];哈爾濱理工大學;2009年

9 趙龍;系統(tǒng)級芯片的可測性研究與實踐[D];復旦大學;2008年

10 魯傳武;數(shù)字電路的故障模型和故障壓縮方法研究[D];合肥工業(yè)大學;2007年

本文編號：2838177