近年來,移動(dòng)互聯(lián)網(wǎng)技術(shù)發(fā)展迅速,便攜式移動(dòng)智能設(shè)備不斷更新?lián)Q代,移動(dòng)設(shè)備的性能不斷提高。由于移動(dòng)設(shè)備性能與工作頻率的提高,芯片內(nèi)部邏輯變得日益復(fù)雜,隨之帶來的功耗問題越來越嚴(yán)重。功耗的增加降低了移動(dòng)智能設(shè)備的續(xù)航時(shí)間,芯片設(shè)計(jì)越來越注重低功耗的設(shè)計(jì)方法。功耗的增大,在芯片內(nèi)部引起了電壓降(IR Drop)的問題,而電壓降會(huì)引起芯片內(nèi)部邏輯供電的不足,使芯片的性能降低,甚至導(dǎo)致芯片的功能錯(cuò)亂,如果移動(dòng)基帶芯片中有較嚴(yán)重的電壓降問題,將會(huì)直接導(dǎo)致移動(dòng)設(shè)備的某些功能無法實(shí)現(xiàn)。因此,對(duì)基帶芯片電壓降的分析是基帶芯片后端物理設(shè)計(jì)工程師需要重點(diǎn)考慮的問題。本課題基于作者所在公司的一款4G手機(jī)基帶芯片,深入討論了28nm工藝下基于低功耗設(shè)計(jì)的移動(dòng)基帶芯片中靜態(tài)及動(dòng)態(tài)電壓降分析的方法及過程,設(shè)計(jì)實(shí)現(xiàn)了幾種在芯片物理設(shè)計(jì)階段應(yīng)用的IR Drop優(yōu)化方法,通過這些方法有效降低了芯片內(nèi)電壓降的最大值。本文首先研究了數(shù)字集成電路中的功耗理論,對(duì)目前的低功耗設(shè)計(jì)方法及統(tǒng)一電源格式UPF進(jìn)行了分析。討論了基于低功耗設(shè)計(jì)的SOC芯片的電源網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu),并完成了對(duì)移動(dòng)基帶芯片中低功耗電源網(wǎng)絡(luò)的后端物理實(shí)現(xiàn)。在此基礎(chǔ)上,使用Apache公司的Redhawk仿真工具針對(duì)28nm移動(dòng)基帶芯片進(jìn)行了靜態(tài)電壓降分析與動(dòng)態(tài)電壓降分析,詳細(xì)闡述了靜態(tài)及動(dòng)態(tài)電壓降分析的方法與設(shè)計(jì)流程。具體介紹了電壓降分析中輸入文件的定義,各項(xiàng)參數(shù)的定義,功耗計(jì)算及電阻網(wǎng)絡(luò)抽取的過程,以及在本項(xiàng)目中的電壓降分析結(jié)果。本文基于對(duì)本課題中移動(dòng)基帶芯片電壓降分析的結(jié)果,深入研究了其產(chǎn)生電壓降問題的原因,設(shè)計(jì)實(shí)現(xiàn)了幾種在芯片物理實(shí)現(xiàn)階段降低電源網(wǎng)絡(luò)上電壓降的優(yōu)化方法。通過采用本文提出的幾種方法,移動(dòng)基帶芯片中的電壓降從最高的29.5247mv降低到20.77mv,降低了8.7547mv,降幅約29.65%,進(jìn)而在不影響芯片功能與時(shí)序的前提下,有效降低了芯片內(nèi)電壓降的最大值。對(duì)于從事電壓降分析工作的設(shè)計(jì)人員來說,有一定的實(shí)踐參考意義。本文最后還介紹了一些針對(duì)動(dòng)態(tài)電壓降分析的優(yōu)化方法,并對(duì)靜態(tài)和動(dòng)態(tài)電壓降分析及優(yōu)化進(jìn)行了總結(jié)與展望。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2016
【中圖分類】：TN40
【部分圖文】：

本都是使用 CMOS 邏輯電路進(jìn)行實(shí)現(xiàn)的，而 CMOS 邏輯最大的優(yōu)點(diǎn)便是靜態(tài)功耗極低，在 90nm 以上的工藝制程功耗的消耗基本可以忽略不計(jì)。然而隨著工藝制程的進(jìn)步功耗的消耗也越來越大，已成為芯片中功耗消耗中一個(gè)重片時(shí)必須要同時(shí)考慮靜態(tài)功耗與動(dòng)態(tài)功耗因素的影響。靜態(tài)功耗是指 MOS 晶體管在邏輯門不翻轉(zhuǎn)時(shí)，即不活動(dòng)或靜態(tài)下所生主要由于 MOS 晶體管內(nèi)部存在泄漏電流。隨著工藝制斷縮小，閾值電壓不斷地降低，泄漏功耗越來越大，靜態(tài)程中需要對(duì)靜態(tài)功耗加以考慮。 電路中，靜態(tài)功耗的發(fā)生主要是由于 MOS 晶體管泄漏電中，存在四種泄漏電流[16]。圖 2.1 表示了 CMOS 邏輯門

圖 2.2 CMOS 反相器上負(fù)載電容的充放電載電容 CL，在邏輯門開啟時(shí)電壓 Vdd會(huì)進(jìn)行充電，每次消耗代表輸出端的負(fù)載電容，Vdd代表邏輯門工作電壓。因此開關(guān)下：-3 中的 Ptran是時(shí)鐘周期變化時(shí)邏輯門輸出端發(fā)生翻轉(zhuǎn)變化事時(shí)鐘頻率�？梢园l(fā)現(xiàn)開關(guān)轉(zhuǎn)換功耗并不與晶體管寬長比有關(guān)，負(fù)載電容的函數(shù)。耗（Internal Power）同樣是動(dòng)態(tài)功耗的重要組成部分，在 C

代表輸出端的負(fù)載電容，Vdd代表邏輯門工作電壓。因此開：3 中的 Ptran是時(shí)鐘周期變化時(shí)邏輯門輸出端發(fā)生翻轉(zhuǎn)變化鐘頻率�？梢园l(fā)現(xiàn)開關(guān)轉(zhuǎn)換功耗并不與晶體管寬長比有關(guān)載電容的函數(shù)。（Internal Power）同樣是動(dòng)態(tài)功耗的重要組成部分，在 C時(shí)，NMOS 與 PMOS 在翻轉(zhuǎn)過程中會(huì)出現(xiàn)同時(shí)導(dǎo)通的現(xiàn)象通時(shí)會(huì)產(chǎn)生從 VDD 到 VSS 的直流通路，內(nèi)部功耗就是由路電流引起的功耗。如圖 2.3 所示。

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