發(fā)布時(shí)間：2020-09-14 11:06

　　 隨著大數(shù)據(jù)時(shí)代的到來(lái),深度學(xué)習(xí)技術(shù)已經(jīng)成為人工智能的一大熱點(diǎn),在圖像識(shí)別、語(yǔ)音識(shí)別、自然語(yǔ)言處理方面展現(xiàn)出了巨大的優(yōu)勢(shì),并且在持續(xù)發(fā)展變化中。其中卷積神經(jīng)網(wǎng)絡(luò)(CNNs)是深度學(xué)習(xí)網(wǎng)絡(luò)中很重要的一個(gè)分支,也發(fā)揮著越來(lái)越重要的作用。在深度學(xué)習(xí)技術(shù)蓬勃發(fā)展的形勢(shì)下,網(wǎng)絡(luò)的規(guī)模和數(shù)據(jù)量也越來(lái)越大,需要提出一些新的架構(gòu)來(lái)快速高效的處理大規(guī)模數(shù)據(jù)。通用的深度學(xué)習(xí)加速技術(shù)有CPU加速技術(shù)、GPU集群加速技術(shù)、FPGA加速技術(shù)、ASIC加速技術(shù)以及內(nèi)存計(jì)算加速技術(shù)等。對(duì)比深度學(xué)習(xí)應(yīng)用的各種加速技術(shù),本文提出了使用FPGA加速技術(shù)進(jìn)行CNN算法的加速和實(shí)現(xiàn)�；谥暗难芯�,本文提出了一種集成CNN推理加速器的高性能網(wǎng)絡(luò)接口芯片。主機(jī)通過(guò)PCIE接口發(fā)送任務(wù)到FPGA加速器,加速器之間通過(guò)低延遲鏈路將任務(wù)進(jìn)行分發(fā)和處理,最后將計(jì)算結(jié)果發(fā)回主機(jī)。在已有的實(shí)驗(yàn)環(huán)境下,本文實(shí)現(xiàn)了FPGA加速平臺(tái)的搭建,軟硬件通信模塊的設(shè)計(jì)與處理,并實(shí)現(xiàn)集成了CNN推理加速模塊。通過(guò)實(shí)驗(yàn)測(cè)試,我們驗(yàn)證了原型系統(tǒng)功能的正確性,證明了其良好的可擴(kuò)展性。
【學(xué)位單位】：國(guó)防科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TP18;TN40;TN791
【部分圖文】：

卷積操作示意圖及偽代碼[5]

圖 2-4LeNet 結(jié)構(gòu)示意圖[6]2.1.4.2AlexNetAlexNet[7]模型是 ILSVRC-2012 的冠軍，top-5 的測(cè)試錯(cuò)誤率僅為 15.3%，超過(guò)第二名 10.9%τ第二名為 26.2%υ，該網(wǎng)絡(luò)模型中參數(shù)總量為 60M 左右，共有650000 個(gè)神經(jīng)元，包括 5 個(gè)卷積層和 3 個(gè)全連接層，有些卷積層后面還跟了最大值池化層，最后的輸出層為 1000*1 的 softmax 激活函數(shù)層，而輸出層為 1000*1 是因?yàn)樵诒荣愔兄恍枰槍?duì) 1000 類的圖片進(jìn)行識(shí)別，其結(jié)構(gòu)示意圖如圖 2-5 所示 需要說(shuō)明的是，在 ILSVRC 比賽中所用的數(shù)據(jù)集為 Imagenet 數(shù)據(jù)集的一個(gè)子集，完整的 Imagenet 數(shù)據(jù)集中共包括 22000 類的圖片

圖 2-4LeNet 結(jié)構(gòu)示意圖[6]2.1.4.2AlexNetAlexNet[7]模型是 ILSVRC-2012 的冠軍，top-5 的測(cè)試錯(cuò)誤率僅為 15.3%，超過(guò)第二名 10.9%τ第二名為 26.2%υ，該網(wǎng)絡(luò)模型中參數(shù)總量為 60M 左右，共有650000 個(gè)神經(jīng)元，包括 5 個(gè)卷積層和 3 個(gè)全連接層，有些卷積層后面還跟了最大值池化層，最后的輸出層為 1000*1 的 softmax 激活函數(shù)層，而輸出層為 1000*1 是因?yàn)樵诒荣愔兄恍枰槍?duì) 1000 類的圖片進(jìn)行識(shí)別，其結(jié)構(gòu)示意圖如圖 2-5 所示 需要說(shuō)明的是，在 ILSVRC 比賽中所用的數(shù)據(jù)集為 Imagenet 數(shù)據(jù)集的一個(gè)子集，完整的 Imagenet 數(shù)據(jù)集中共包括 22000 類的圖片

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