傳統(tǒng)集成電路的特征尺寸不斷逼近物理極限,其面臨的挑戰(zhàn)越來(lái)越多,微電子技術(shù)的發(fā)展遇到了頸瓶。三維集成技術(shù)的出現(xiàn)為半導(dǎo)體的持續(xù)發(fā)展提供了新的途徑,其實(shí)質(zhì)是將多層芯片在垂直方向進(jìn)行堆疊互連實(shí)現(xiàn)各層之間的電信號(hào)連接,使得芯片的面積更小、芯片之間的互連更短、提供更高的傳輸帶寬以及實(shí)現(xiàn)異質(zhì)集成,從而極大的降低了功耗、減小了延時(shí)和提高了性能。硅通孔(Through Silicon Via,TSV)作為三維集成互連中的關(guān)鍵部位,對(duì)芯片整體的信號(hào)傳輸性能起著決定性作用,深入研究TSV的特性具有重要的意義。本文首先針對(duì)考慮鍵合凸點(diǎn)的GS(Ground-Signal,GS)型TSV構(gòu)建了寬頻帶等效電路模型。結(jié)合TSV的物理結(jié)構(gòu)模型,綜合考慮高頻傳輸中的趨膚效應(yīng)、TSV金屬導(dǎo)體和硅襯底之間形成的金屬-氧化物-半導(dǎo)體(Metal Oxide Semiconductor,MOS)效應(yīng)、鍵合凸點(diǎn)引入的寄生效應(yīng)、硅襯底的渦流損耗以及臨近效應(yīng),提取了等效阻抗和等效導(dǎo)納參數(shù),構(gòu)建了π型等效電路模型。由等效電路模型推導(dǎo)計(jì)算S矩陣參數(shù),并在頻率為100MHz-100GHz范圍內(nèi),將計(jì)算得到的結(jié)果與三維電磁仿真軟件(High Frequency Structure Simulator,HFSS)仿真結(jié)果進(jìn)行對(duì)比,分析回波損耗S_(11)與插入損耗S_(21),誤差低于5%,驗(yàn)證了等效電路模型的正確性。利用考慮鍵合凸點(diǎn)的GS型TSV的寬頻帶等效電路分析了TSV的結(jié)構(gòu)參數(shù)與傳輸特性的關(guān)系。由仿真結(jié)果得出,TSV的間距、TSV的高度以及鍵合凸點(diǎn)的高度越小TSV的傳輸特性越好;TSV的半徑越大、襯底摻雜濃度越低、鍵合凸點(diǎn)的半徑越大TSV的傳輸性能越高。根據(jù)分析結(jié)果得到了各個(gè)參數(shù)的優(yōu)化解,構(gòu)建出了TSV的優(yōu)化結(jié)構(gòu),與最初結(jié)構(gòu)的傳輸特性進(jìn)行對(duì)比,在100GHz時(shí),優(yōu)化前回波損耗S_(11)為-9dB,優(yōu)化后為-14dB,插入損耗S_(21)優(yōu)化前為-1.25dB,優(yōu)化后為-0.35dB,傳輸特性得到顯著的提升。在GS型TSV結(jié)構(gòu)的基礎(chǔ)上建立了GSG(Ground-Signal-Ground,GSG)型TSV結(jié)構(gòu)模型,并對(duì)其結(jié)構(gòu)進(jìn)行分析,構(gòu)建出了寬頻帶等效電路模型。通過(guò)對(duì)比GSG型TSV與GS型TSV傳輸特性的區(qū)別,分析得出相同結(jié)構(gòu)參數(shù)下前者高頻傳輸性能較好,后者更加適用于低頻傳輸。改變絕緣層填充材料發(fā)現(xiàn)相對(duì)介電常數(shù)低的材料有利于提升TSV的傳輸特性。分析了襯底的摻雜濃度對(duì)傳輸特性的影響,得出降低襯底摻雜濃度更有利于提升TSV的傳輸特性。
【學(xué)位單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2019
【中圖分類】：TN405
【部分圖文】：

年仙童公司推出平面集成工藝以來(lái)，微電子技術(shù)走過(guò)了 60 多年的歷史。歷經(jīng)半個(gè)多世紀(jì)的高速發(fā)展，集成電路技術(shù)已經(jīng)對(duì)人類社會(huì)的進(jìn)步產(chǎn)生了革命性的影響。圖1.1 貝爾實(shí)驗(yàn)室于 1947 年發(fā)明了第一只晶體管雖然集成電路僅僅存在了六十多年，但是它在人類社會(huì)的發(fā)展和繁榮中發(fā)揮了至關(guān)重要的作用。它已經(jīng)應(yīng)用于人類社會(huì)的各個(gè)方面，如航天、通信、軍事、教育、金融、醫(yī)療等領(lǐng)域。集成電路的極速發(fā)展使得微處理器的出現(xiàn)成為可能，微處理器的發(fā)明使得人類社會(huì)向前邁進(jìn)了一大步，自此進(jìn)入了信息化時(shí)代。集成電路是由半導(dǎo)體器件和多層互連線構(gòu)成的高密度微型器件。最初提高集成電路性能和功能擴(kuò)展主要的方式是減小特征尺寸來(lái)提高電路的速度，降低功耗，提高集成度。根據(jù) Gordon Moore在 1965 年提出的“摩爾定律”，即大約每 18 個(gè)月集成電路的集成度增大一倍[1]。目前較為復(fù)雜的微處理器晶體管數(shù)量已經(jīng)達(dá)到幾十億個(gè)，器件的特征尺寸減小到了 7nm。摩爾定律的進(jìn)步和發(fā)展

這些技術(shù)實(shí)現(xiàn)的共同之處在于將多層芯片堆疊，區(qū)別是互連實(shí)現(xiàn)的方式不同。圖 1.2 顯示了典型的 3D IC 示意圖。圖1.2 典型的三維集成芯片3D SiP 是使用引線鍵合或者倒裝芯片技術(shù)實(shí)現(xiàn)多層堆疊芯片的連接。每層芯片利用鍵合引線與基底互連，但是這種方式只是空間上的堆疊，并且引線依舊較長(zhǎng)，密度低，只能提高集成度而不能提高電路速度。采用倒裝芯片技術(shù)雖然可以實(shí)現(xiàn)芯片之間的信號(hào)傳輸，但是芯片堆疊數(shù)目受到限制。3D WLP 是通過(guò)圓片級(jí)封裝技術(shù)和三維堆疊技術(shù)實(shí)現(xiàn)的，其典型的應(yīng)用是通過(guò) TSV 引出信號(hào)線的圓片級(jí)真空封裝，如圖 1.3所示[4]。3D Stacted-IC 即三維集成，利用芯片制造設(shè)備實(shí)現(xiàn)穿通襯底的 TSV 以獲得多層堆疊芯片的互連。其特點(diǎn)是可以連接不同層的模塊級(jí)電路，可以實(shí)現(xiàn)高密度的TSV

利用TSV的3DWLP

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本文編號(hào)：2815416