發(fā)布時(shí)間：2020-09-04 07:21

　　 目前,模數(shù)轉(zhuǎn)換器(ADC)被廣泛應(yīng)用于無(wú)線傳感網(wǎng)絡(luò),便攜式設(shè)備以及可穿戴式設(shè)備。特別是,可植入式醫(yī)療設(shè)備當(dāng)中的電池容量相對(duì)較小,對(duì)低功耗ADC的需求更加迫切。逐次逼近寄存器型模數(shù)轉(zhuǎn)換器(SARADC)具有結(jié)構(gòu)簡(jiǎn)單、面積小、無(wú)靜態(tài)功耗的特點(diǎn),所以成為低功耗ADC的首選。電容陣列電荷的重分配過程在SARADC的當(dāng)中占重要的功耗比重,因此,通過改進(jìn)結(jié)構(gòu)和算法去降低電容陣列的轉(zhuǎn)換能耗是降低整體SARADC的重要途徑。本文對(duì)應(yīng)用于植入式醫(yī)療儀器的低功耗SAR ADC進(jìn)行研究,主要包括以下內(nèi)容:(1)利用matlab對(duì)SARADC電容陣列的功耗行為進(jìn)行建模,考察電容陣列的功耗,在此基礎(chǔ)上提出一種新的算法,經(jīng)過分析得到這一轉(zhuǎn)換算法相對(duì)于傳統(tǒng)的SAR ADC電容電容的功耗降低了99.2%。(2)考察在該電容陣列轉(zhuǎn)換方案在電容不匹配的情況下的線性度,分析每一個(gè)電容服從特定正態(tài)分布時(shí)的matlab非線性模型,在2000次monte carlo分析下具有良好的INL和DNL的標(biāo)準(zhǔn)差。(3)設(shè)計(jì)了一種低功耗動(dòng)態(tài)比較器,這是一種一級(jí)的鎖存比較器,通過改進(jìn)結(jié)構(gòu)和調(diào)整管子參數(shù)可以降低回饋噪聲和失調(diào)電壓。(4)針對(duì)所提出的轉(zhuǎn)換方案,設(shè)計(jì)相應(yīng)的數(shù)字控制電路,包括時(shí)序發(fā)生電路,寄存器電路和譯碼電路,利用C2MOS觸發(fā)器作為基本的寄存單元。以上的電路基于SMIC 40nm的工藝設(shè)計(jì),在Cadence Spectre上完成原理圖設(shè)計(jì),在1.1V的電源電壓條件下,所設(shè)計(jì)的電路在909.09KS/s采樣率下整體功耗870nW,SFDR為70.5dB,SNDR為60.3dB,ENOB達(dá)到9.83,FOM值已經(jīng)降到1.07fJ/conversion-step以下,測(cè)得電路DNL的范圍為-0.32-0.32LSB,INL的范圍為-0.34～0.34LSB,整體的仿真結(jié)果顯示了所設(shè)計(jì)的SAR ADC具有良好的性能。
【學(xué)位單位】：北方工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN792
【部分圖文】：

圖２－１實(shí)際曲線所帶來(lái)的ＤＮＬ和ＩＮＬ示怠圖逡逑也說數(shù)之壓差１／８Ｖ，上

耍包括采樣開關(guān)、ＤＡＣ＇ｉｌｌ容陣列、比較器、移位寄存器邏輯陣列、數(shù)值控制邏逡逑輯以及它們所控制的開關(guān)。整個(gè)ＳＡＲＡＤＣ的工作過程分為復(fù)位階段、采樣階段、逡逑正式轉(zhuǎn)換階段｜６１。圖２－３當(dāng)中列出的８邋ｂｉｔ邋ＳＡＲ邋ＡＤＣ結(jié)構(gòu)只是為了解釋ＳＡＲ邋ＡＤＣ逡逑基本原理而列出的結(jié)構(gòu)。逡逑７逡逑

第二章ＳＡＲ邋ＡＤＣ的概述逡逑２．２．１邋ＳＡＲ邋ＡＤＣ電容陣列逡逑電路的結(jié)構(gòu)的核心是ＤＡＣ電容陣列，如圖２－３所示的電容陣列的電容值從逡逑小到大依次增大２兩倍，最低兩位電容的電容值是單位電容值。輸入信號(hào)Ｖｉｐ和逡逑Ｖｉｎ通過采樣開關(guān)采樣到電容陣列的上極板（接入到比較輸入端的極板），在正逡逑式的轉(zhuǎn)換階段當(dāng)中，我們保持上極板電荷不變，通過改變下極板的電平使得上極逡逑板發(fā)生相應(yīng)變化。由于比較器的輸入端的ＭＯＳ管的柵極，輸入電阻極大，可以逡逑認(rèn)為沒有電流通路可以從比較器的輸入對(duì)管的柵極流入，而采樣結(jié)束后采樣開關(guān)逡逑斷開，同樣也沒有可以流通的電路通路。電容陣列的上極板接入到比較器的輸入逡逑端，采樣階段結(jié)束之上極板后便沒有電荷可以流走的通路，所以上極板電荷保持逡逑不變。例如

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本文編號(hào)：2812038