【摘要】：物聯(lián)網(wǎng)技術(shù)的發(fā)展,需要通過智能感知和識(shí)別技術(shù),將人們的生活同互聯(lián)網(wǎng)相連,從而實(shí)現(xiàn)物與物、物與人之間的通信互聯(lián)。物聯(lián)網(wǎng)進(jìn)行智能感知和識(shí)別需要不同種類的傳感器實(shí)現(xiàn)無線通信,也需要通信互聯(lián)技術(shù)和RFID標(biāo)簽。在此過程中,必不可少的就是模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)。隨著工藝技術(shù)的進(jìn)步和發(fā)展,在低電源環(huán)境下,SARADC在性能、面積和功耗等方面的優(yōu)勢逐漸凸顯,得到了廣泛的研究和應(yīng)用。論文以高速SARADC為研究方向,通過調(diào)研分析了多種高速SARADC的架構(gòu)特點(diǎn),以及限制SARADC速度提升的關(guān)鍵因素。在40nmCMOS工藝下,設(shè)計(jì)實(shí)現(xiàn)了一個(gè)10 bit 160MS/s的SARADC。在采樣電路中,論文通過分析MOS管的非理想因素,設(shè)計(jì)了一種采用NMOS與PMOS并聯(lián)作為主開關(guān)管的柵壓自舉采樣保持電路,有效減小了溝道電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)對采樣精度的影響。采用基于整數(shù)權(quán)重的非二進(jìn)制DAC,合理分配每一位電容的權(quán)重及冗余量,使其建立時(shí)間相同,減小DAC總的建立時(shí)間。DAC采用電容分離技術(shù),使每一次的建立電壓都位于冗余區(qū)間的中心位置,因此即使DAC的建立電壓偏高或偏低都可以被冗余量補(bǔ)償。論文采用兩個(gè)比較器交替工作的方法,既能使比較器有充分的時(shí)間復(fù)位,防止記憶效應(yīng)對其分辨率的影響,又能使量化過程無需等待比較器的復(fù)位時(shí)間,提高量化速度。根據(jù)MATLAB建模仿真的分析結(jié)果,設(shè)計(jì)了比較器失調(diào)電壓修調(diào)電路,減小比較器失調(diào)電壓對ADC性能的影響。異步SAR邏輯單元采用提前編碼方式控制DAC切換,使DAC切換控制信號的產(chǎn)生和存儲(chǔ)過程同時(shí)進(jìn)行,有效減少SAR邏輯的延遲時(shí)間,提高量化速度。論文基于40nmCMOS工藝完成電路及版圖設(shè)計(jì),并進(jìn)行了仿真驗(yàn)證。在采用頻率為160MS/s,輸入信號接近奈奎斯特頻率時(shí),本論文設(shè)計(jì)的SARADC的有效位(ENOB)可以達(dá)到9.93bit,無雜散動(dòng)態(tài)范圍(SFDR)為71.26dB,信噪失真比(SNDR)為 61.57dB。在 1.2V 電源下的功耗為 21.4mW,FoM 值為 137fJ/conv,面積為 0.0158mm2。
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN792

【參考文獻(xiàn)】

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本文編號：2797063