【摘要】：物聯(lián)網(wǎng)技術的發(fā)展,需要通過智能感知和識別技術,將人們的生活同互聯(lián)網(wǎng)相連,從而實現(xiàn)物與物、物與人之間的通信互聯(lián)。物聯(lián)網(wǎng)進行智能感知和識別需要不同種類的傳感器實現(xiàn)無線通信,也需要通信互聯(lián)技術和RFID標簽。在此過程中,必不可少的就是模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)。隨著工藝技術的進步和發(fā)展,在低電源環(huán)境下,SARADC在性能、面積和功耗等方面的優(yōu)勢逐漸凸顯,得到了廣泛的研究和應用。論文以高速SARADC為研究方向,通過調(diào)研分析了多種高速SARADC的架構(gòu)特點,以及限制SARADC速度提升的關鍵因素。在40nmCMOS工藝下,設計實現(xiàn)了一個10 bit 160MS/s的SARADC。在采樣電路中,論文通過分析MOS管的非理想因素,設計了一種采用NMOS與PMOS并聯(lián)作為主開關管的柵壓自舉采樣保持電路,有效減小了溝道電荷注入效應和時鐘饋通效應對采樣精度的影響。采用基于整數(shù)權(quán)重的非二進制DAC,合理分配每一位電容的權(quán)重及冗余量,使其建立時間相同,減小DAC總的建立時間。DAC采用電容分離技術,使每一次的建立電壓都位于冗余區(qū)間的中心位置,因此即使DAC的建立電壓偏高或偏低都可以被冗余量補償。論文采用兩個比較器交替工作的方法,既能使比較器有充分的時間復位,防止記憶效應對其分辨率的影響,又能使量化過程無需等待比較器的復位時間,提高量化速度。根據(jù)MATLAB建模仿真的分析結(jié)果,設計了比較器失調(diào)電壓修調(diào)電路,減小比較器失調(diào)電壓對ADC性能的影響。異步SAR邏輯單元采用提前編碼方式控制DAC切換,使DAC切換控制信號的產(chǎn)生和存儲過程同時進行,有效減少SAR邏輯的延遲時間,提高量化速度。論文基于40nmCMOS工藝完成電路及版圖設計,并進行了仿真驗證。在采用頻率為160MS/s,輸入信號接近奈奎斯特頻率時,本論文設計的SARADC的有效位(ENOB)可以達到9.93bit,無雜散動態(tài)范圍(SFDR)為71.26dB,信噪失真比(SNDR)為 61.57dB。在 1.2V 電源下的功耗為 21.4mW,FoM 值為 137fJ/conv,面積為 0.0158mm2。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN792

【參考文獻】

相關博士學位論文 前4條

1 杜翎;基于非二進制量化算法的逐次逼近模數(shù)轉(zhuǎn)換器的設計[D];電子科技大學;2016年

2 叢林;基于技術、應用、市場三個層面的我國物聯(lián)網(wǎng)產(chǎn)業(yè)發(fā)展研究[D];遼寧大學;2016年

3 李靖;超高速時間交織模數(shù)轉(zhuǎn)換器的研究與設計[D];電子科技大學;2014年

4 曹寒梅;8位、500MS/s高速折疊內(nèi)插模數(shù)轉(zhuǎn)換器設計[D];西安電子科技大學;2008年

相關碩士學位論文 前4條

1 王偉;分辨率可配置型高速SAR ADC的研究與設計[D];電子科技大學;2016年

2 代國憲;2b/cycle高速逐次逼近型模數(shù)轉(zhuǎn)換器設計研究[D];復旦大學;2014年

3 廖寶斌;14比特50M采樣率的Pipeline ADC設計研究[D];電子科技大學;2013年

4 李崎璋;高速低功耗ADC設計[D];北京交通大學;2012年

本文編號：2797063