【摘要】：信息時(shí)代爆炸式發(fā)展的今天,智能手機(jī)和移動(dòng)設(shè)備已經(jīng)得到普及,對(duì)移動(dòng)設(shè)備性能的要求越來(lái)越高。隨著SoC向多功能、高性能方向的飛速發(fā)展,系統(tǒng)對(duì)信息的存儲(chǔ)要求也越來(lái)越高。LPDDR4 SDRAM為SoC提供了低功耗、高容量和高帶寬的高速片外存儲(chǔ)器,為移動(dòng)應(yīng)用場(chǎng)景提供了高效的數(shù)據(jù)傳輸保障。在千兆級(jí)的頻率下,任何微小的問(wèn)題都有可能造成數(shù)據(jù)出錯(cuò),此外傳輸性能的良莠也都會(huì)影響系統(tǒng)的運(yùn)行,因此對(duì)SoC芯片級(jí)的數(shù)據(jù)流和內(nèi)存的讀寫(xiě)控制電路提出了苛刻的要求。而隨著芯片自身復(fù)雜度日益提高,芯片迭代周期越來(lái)越短,對(duì)于芯片全流程而言,無(wú)論是設(shè)計(jì)還是驗(yàn)證,項(xiàng)目進(jìn)度帶來(lái)的壓力越來(lái)越大,“沒(méi)有漏洞”只是芯片工程師的美好理想,實(shí)際項(xiàng)目中往往在硅后測(cè)試時(shí)還會(huì)暴露出一些漏洞,而測(cè)試階段留存的隱患難以發(fā)現(xiàn),很多嚴(yán)重缺陷由于找不到問(wèn)題的根源致使功能驗(yàn)證無(wú)法復(fù)現(xiàn)缺陷問(wèn)題,從而調(diào)試遇到阻礙,延誤芯片后期修復(fù),推遲產(chǎn)品上市的時(shí)間,對(duì)芯片公司會(huì)造成難以預(yù)估的影響。對(duì)于基帶芯片來(lái)說(shuō),數(shù)據(jù)傳輸是最基礎(chǔ)最重要的功能,卻也是最容易產(chǎn)生問(wèn)題的環(huán)節(jié)。為了減少SoC樣片流片后系統(tǒng)數(shù)據(jù)傳輸異常而難以入手調(diào)試的盲目性,同時(shí)為了便于定位系統(tǒng)數(shù)據(jù)傳輸時(shí)性能達(dá)不到預(yù)期性能的瓶頸,本課題開(kāi)創(chuàng)性地開(kāi)發(fā)出此可綜合的調(diào)試模塊——LPDDR4模塊的硬件監(jiān)測(cè)器。本文研究的內(nèi)容是圍繞Intel某基帶芯片中的模塊——內(nèi)存控制器(Data Memory Interface,DMIF)模塊展開(kāi)的。通過(guò)對(duì)內(nèi)存控制器模塊上下游進(jìn)行分析,剖析SoC數(shù)據(jù)傳輸通路,從兩大切入點(diǎn)進(jìn)行研究:第一,確保數(shù)據(jù)傳輸正確性,挖掘傳統(tǒng)硅前驗(yàn)證和硅后測(cè)試的痛點(diǎn),針對(duì)特殊測(cè)試用例,設(shè)計(jì)監(jiān)測(cè)器進(jìn)行監(jiān)測(cè);第二,量化數(shù)據(jù)傳輸性能,研究總線(xiàn)的控制信號(hào)和數(shù)據(jù)信號(hào),對(duì)讀寫(xiě)的數(shù)據(jù)進(jìn)行統(tǒng)計(jì),設(shè)計(jì)可綜合的性能監(jiān)測(cè)器以便分析系統(tǒng)當(dāng)前傳輸性能。在完成LPDDR4模塊的硬件監(jiān)測(cè)器設(shè)計(jì)的基礎(chǔ)上,使用通用驗(yàn)證方法學(xué)(Universal Verification Methodology,UVM)搭建驗(yàn)證平臺(tái)對(duì)監(jiān)測(cè)器進(jìn)行驗(yàn)證,通過(guò)創(chuàng)建測(cè)試用例對(duì)監(jiān)測(cè)器施加高效的定向驗(yàn)證激勵(lì)和受約束的隨機(jī)化驗(yàn)證激勵(lì),完成完備的功能驗(yàn)證,最終的代碼覆蓋率和功能覆蓋率均達(dá)到100%。本文基于當(dāng)前的研究工作繼續(xù)深入探索,功能上完善了此數(shù)據(jù)傳輸監(jiān)測(cè)器對(duì)功耗的控制。同時(shí),著眼于實(shí)際應(yīng)用時(shí)的復(fù)雜場(chǎng)景,分析了現(xiàn)階段硬件監(jiān)測(cè)器的局限性,進(jìn)一步提出了新的思路和實(shí)現(xiàn)方法。本文設(shè)計(jì)實(shí)現(xiàn)的LPDDR4模塊的硬件監(jiān)測(cè)器已經(jīng)成功應(yīng)用于公司項(xiàng)目,并等待進(jìn)一步的流片測(cè)試。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類(lèi)號(hào)】：TN47;TN919.1
【圖文】：

如下圖 2.1 所示是內(nèi)存技術(shù)的發(fā)展趨勢(shì)�？紤]到產(chǎn)品的具體定位和成本預(yù)算，本文的數(shù)據(jù)傳輸是基于 LPDDR4 進(jìn)行分析的。圖2.1 內(nèi)存技術(shù)發(fā)展趨勢(shì)LPDDR4 內(nèi)存在命令/地址（CA）總線(xiàn)上使用 2 個(gè)或者 4 個(gè)時(shí)鐘架構(gòu)來(lái)減少系統(tǒng)

11圖2.2 LPDDR4 的狀態(tài)轉(zhuǎn)換圖2.1.2 LPDDR4 數(shù)據(jù)訪(fǎng)問(wèn)過(guò)程LPDDR4 采用預(yù)存取技術(shù)實(shí)現(xiàn)數(shù)據(jù)訪(fǎng)問(wèn)，16n 預(yù)存取就意味著它內(nèi)部數(shù)據(jù)總線(xiàn)的

西安電子科技大學(xué)碩士學(xué)位論文寬度是外部總線(xiàn)寬度的 16 倍。在內(nèi)存的某個(gè) Bank 被激活之后，內(nèi)存控制器便可以對(duì) LPDDR4 進(jìn)行讀寫(xiě)數(shù)據(jù)訪(fǎng)問(wèn)了。LPDDR4 支持通過(guò)配置模式寄存器 MR1 和 onthefly 技術(shù)，來(lái)控制某個(gè)突發(fā)傳輸事務(wù)的突發(fā)長(zhǎng)度為 BL16、BL32 或 on the fly。如圖 2.3 是 LPDDR4 SDRAM 讀數(shù)據(jù)的時(shí)序圖，從圖中可以看出 LPDDR4 的讀操作是使用單獨(dú)的數(shù)據(jù)通道，信號(hào) DQS 與 DQ 數(shù)據(jù)邊沿對(duì)齊，用于采樣 DQ 的數(shù)據(jù)。而由于 DQ 與 DQS 邊沿對(duì)齊，無(wú)法用 DQS 去直接采樣 DQ，所以在控制器里需要用延時(shí) 90°相位后的 DQS 信號(hào)來(lái)鎖存 DQ 信號(hào)[35]。在讀操作過(guò)程中，數(shù)據(jù)對(duì)時(shí)鐘 DQS 的輸出有效時(shí)間是用圖中 DQS 上升沿或下降沿對(duì)最后一位數(shù)據(jù)位有效輸出的時(shí)間 tDQSQ 和 DQS 上升沿或下降沿對(duì)最先一位數(shù)據(jù)位有效輸出保持的時(shí)間表示的。

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本文編號(hào)：2786515