【摘要】：隨著CMOS晶體管縮小到納米級尺寸,電路的集成度急劇升高,造成軟差錯的發(fā)生率增大,進而導(dǎo)致納米級晶體管構(gòu)建的電路失效率升高。因此,在早期設(shè)計過程中評估電路的可靠度就變得尤為重要,這將幫助電路設(shè)計人員根據(jù)計算出的可靠度結(jié)果來比較和評估不同的電路設(shè)計,從而得到不易受軟錯誤影響的最佳電路設(shè)計方案。本文主要對大規(guī)模集成電路的可靠性評估方法進行了研究。首先綜述了集成電路可靠性評估的研究現(xiàn)狀,對影響電路可靠度的主要因素進行了分析,闡述了現(xiàn)有的提高可靠度的設(shè)計技術(shù)。針對時序電路,本文選擇了幾個經(jīng)典的可靠性評估方法進行比較研究,分析了幾種評估方法的優(yōu)點和不足。傳統(tǒng)的PTM方法能夠評價整個電路的可靠性,該方法根據(jù)已知的基本門失效率,構(gòu)建電路的整體PTM,再結(jié)合輸入分布計算可靠度。但由于該方法的計算復(fù)雜度隨電路規(guī)模呈指數(shù)式增大,因此當(dāng)被評估電路的規(guī)模較大時,PTM方法顯然是不切實際的。但考慮到PTM方法的評估結(jié)果準(zhǔn)確性較高,而且適用于組合電路,所以本文選擇對PTM方法進行改進。首先,提出了一種基于差錯概率傳播模型的電路可靠性評估方法。該方法將邏輯門的實際差錯概率加載到連接導(dǎo)線上,再逐個計算邏輯門的正確輸出概率,直至輸出門,此時得到的可靠度即為電路整體可靠度。實驗表明,與傳統(tǒng)PTM方法比較,本文所提出的改進方法有效地減小了計算復(fù)雜性,適用于大規(guī)模電路的可靠性評估。其次,導(dǎo)線失效是影響電路可靠性的重要因素,但傳統(tǒng)PTM方法在計算時只考慮邏輯門的失效率。針對這個問題,提出了考慮導(dǎo)線故障概率的電路可靠性評估方法,在邏輯門失效的情況下,考慮導(dǎo)線失效對電路可靠性的影響�；赑TM定義,為邏輯門和導(dǎo)線建立差錯PTM,逐個計算輸出概率分布。通過實驗可知,該方法復(fù)雜度較低,能準(zhǔn)確評估電路在邏輯門和導(dǎo)線故障影響下的可靠性。
【學(xué)位授予單位】：江西理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN407
【圖文】：

圖1.1 2010-2019 我國集成電路供需情況對比代集成芯片的制造工藝中，系統(tǒng)級的芯片可靠性要求高，但由于外部的攻擊和溫度梯度，CMOS 設(shè)備的功能無法得到保證。再者，電路集成度快速增大縮小，快速升高的軟錯誤率極大地影響了集成電路的可靠性。因此，有必要盡早發(fā)現(xiàn)問題，鞏固產(chǎn)品設(shè)計質(zhì)量，提高評估結(jié)果的精確度。從以下幾個方面性問題非常迫切：著科技不斷進步，為了低成本、高性能這兩個關(guān)鍵點，原材料不斷創(chuàng)新，工藝、新結(jié)構(gòu)引入進了集成電路制造中，已有的失效分析、測試方法以及壽定程度上可能不適用于評估新產(chǎn)品，且引入新材料、新工藝也可能會影響電器件特征尺寸不斷縮小，隨之工作電壓也將急劇下降，這將減小電路內(nèi)部電荷，并且各個節(jié)點的距離非常小，工藝偏差以及惡劣外部環(huán)境：如粒子輻射等，將增大集成電路的敏感度，從而導(dǎo)致電路發(fā)生故障的概率升高。工藝自發(fā)熱和局部溫升，互連線間的干擾問題愈加頻繁，這于電路可靠性都是非

電子產(chǎn)品工作時間過長，將導(dǎo)致晶體管發(fā)生物理變化，最終導(dǎo)致電路失效。集成電路的生命周期一般分為三個階段，如圖2.1 所示：圖2.1 集成電路失效階段圖Region (I)：早夭期(Infancy period)，在這個階段，產(chǎn)品的失效率隨著時間快速下降，造成失效的原因主要在于 ICs 設(shè)計和生產(chǎn)過程中存在的缺陷，例如焊接不牢導(dǎo)致的開路。一般可通過提高制造工藝質(zhì)量來降低早期失效率。Region (II)：使用期(Useful life period)，也稱為隨機失效期，在這個階段，產(chǎn)品的失效率保持穩(wěn)定，且相對早夭期，失效率更低。失效的原因則比較隨機，例如溫度變化以及宇宙射線的輻射等。該段時間里，保證產(chǎn)品工作環(huán)境的溫度、濕度在正常范圍內(nèi)是非常必要的。

第二章 相關(guān)理論12圖2.2TMR 觸發(fā)器電路圖G. Russell[38]等人將并發(fā)錯誤檢測/校正機制并入VLSI中，以不斷監(jiān)測電路的運行情況，并在某些情況下修正這些故障，提高產(chǎn)品生命周期。T Hashimoto[10]提出了一種自適應(yīng)的時鐘控制電路，以減少由于電源電壓下降而導(dǎo)致的處理器性能下降。該電路利用多路 TDC 來減少量化誤差和基于溫度計碼的數(shù)據(jù)處理來消除鎖緊，從而縮短了頻率調(diào)制延遲，得到更快的頻率/供應(yīng)跟蹤。在納米 CMOS 工藝中，制備了一種具有 SPARC 處理器核心的自適應(yīng)時鐘控制電路。實驗測量結(jié)果表明，自適應(yīng)控制電路實現(xiàn)了 7.5%的最先進的頻率增益，達到了5 GHz 的工作頻率。在一定程度上

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本文編號：2782096