【摘要】：通信世界的演化很快,幾乎10年就是一個時代,從上世紀(jì)90年代的2G,到2010年左右興起的4G,如今,移動無線網(wǎng)絡(luò)正向5G通信時代邁進(jìn)。5G網(wǎng)絡(luò)要求極高的速率,極大的容量和極低的時延。這些需求給通信領(lǐng)域電子系統(tǒng)中的模數(shù)轉(zhuǎn)換器(ADC)提出了更高的要求,即高精度,高速和低功耗。流水線模數(shù)轉(zhuǎn)換器(Pipeline ADC)由于其結(jié)構(gòu)特點(diǎn),可以實(shí)現(xiàn)高精度高速ADC,但是由于包含大量運(yùn)放和比較器,使得其功耗隨精度增加而大大增加。逐次逼近型模數(shù)轉(zhuǎn)換器(SAR ADC)在能效上已經(jīng)優(yōu)于Pipeline ADC,結(jié)構(gòu)簡單,能兼容工藝,都是SAR ADC的發(fā)展優(yōu)勢。但是由于其原理是基于逐次逼近搜索算法,所以速度受限于比較器的比較速度和比較次數(shù),難以滿足目前高速ADC的設(shè)計(jì)要求。基于以上兩種ADC的特點(diǎn),提出了逐次逼近-流水線混合結(jié)構(gòu)模數(shù)轉(zhuǎn)換器(Pipelined SAR ADC)結(jié)構(gòu)。但是Pipelined SAR ADC相比于Pipeline ADC速度有所減低,為了彌補(bǔ)速度問題,擬采用多通道時域交織技術(shù)。然而多通道時域交織又會引入通道之間的不匹配等非理想因素,針對通道之間的失調(diào)失配和增益失配,本文提出了一種基于偽隨機(jī)(PN)碼的隨機(jī)化通道校準(zhǔn)技術(shù)。本文首先簡單介紹了Pipelined SAR ADC的基本結(jié)構(gòu)和工作原理,然后重點(diǎn)分析了基于傳統(tǒng)運(yùn)放的增益數(shù)模單元(MDAC)電路。在此基礎(chǔ)上,本文提出了一種將第一級SAR ADC中的比較器復(fù)用為動態(tài)運(yùn)放(RCAMP)結(jié)構(gòu)的新型余差放大電路,有效地減小了整體ADC的功耗,面積和設(shè)計(jì)復(fù)雜度。還重點(diǎn)介紹了一種基于偽隨機(jī)碼(PN)的隨機(jī)化通道校準(zhǔn)技術(shù),在所需四通道時域交織的基礎(chǔ)上,額外添加一個通道來實(shí)現(xiàn)通道的隨機(jī)化選擇,可以實(shí)現(xiàn)通道完全隨機(jī)化工作,從而消除多通道時域交織產(chǎn)生的失調(diào)誤差和增益誤差,提高整體ADC的無雜散動態(tài)范圍(SFDR)。最后基于TSMC 65nm 1.2V CMOS工藝,設(shè)計(jì)了一款12位100MHz Pipelined SAR ADC,整體有效面積為0.17mm~2,總功耗2.12mW。同時,設(shè)計(jì)了一款12位400MHz時域交織Pipelined SAR ADC,整體版圖有效面積為1.05mm~2,總功耗7.16mW。單通道電路后仿仿真結(jié)果顯示,單通道ADC在100MS/s采樣速率,輸入信號頻率為48.7305MHz,擺幅為2.4V_(PP)時得到輸出信號的SFDR為79.3dB,SNDR為66.3dB,有效位數(shù)10.71位。搭建測試平臺對芯片性能進(jìn)行評估,采樣速率為10MS/s,輸入信號頻率為奈奎斯特頻率下的正弦信號,測得SFDR為70.4dB,SNDR為60.3dB,有效位數(shù)能達(dá)到9.72bit。采樣速率為75MS/s,輸入信號頻率為奈奎斯特頻率下的正弦信號,測得SFDR為57.3dB,SNDR為49.4dB。靜態(tài)特性方面,DNL限定在-0.79LSB和+0.91LSB之間,INL限定在-1LSB和+0.73LSB之間。四通道時域交織Pipelined SAR ADC仿真結(jié)果表明,在采樣速率400MS/s,輸入信號頻率為奈奎斯特頻率下的正弦信號時,采用PN碼隨機(jī)化通道校準(zhǔn)技術(shù)之后,整體ADC的SFDR提高了6.8dB。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN792
【圖文】：

壓自舉開關(guān)差分輸出信號的FFT頻譜圖。可以看出，SNDR為84.2dB，SFDR為84.4dB，有效位數(shù) ENOB 為 13.7 位，滿足 12 位 100MHz Pipelined SARADC 的設(shè)計(jì)要求。圖4.4 柵壓自舉開關(guān)差分輸出頻譜圖4.2.3 比較器復(fù)用為動態(tài)運(yùn)放（RCAMP）電路（1）比較器復(fù)用為動態(tài)運(yùn)放（RCAMP）的新型電路實(shí)現(xiàn)本次設(shè)計(jì)采用的RCAMP余差放大電路相比于圖3.9中的RCAMP余差放大電路，

1/4V-1/2Vref-1/4VrefΔVin輸出量化范圍V輸入量化范圍 2Vrefref000000000001000010 111110111111圖4.19 基于比較器/動態(tài)運(yùn)放的 MDAC 傳輸函數(shù)曲線試第一級 SARADC 和比較器復(fù)用的動態(tài)運(yùn)放的性能，可以將用理想的 7 位 ADC 模塊替代，理想模塊可以通過 veriloga 實(shí)現(xiàn) SAR ADC 和比較器復(fù)用的動態(tài)運(yùn)放組成的 MDAC 的電路精圖 4.20 所示是采樣速率 100MHz，輸入頻率 49.90234375MHz結(jié)果頻譜圖�？梢缘玫� SNDR 為 72.3dB，SFDR 為 78.6dB，真結(jié)果表明所設(shè)計(jì)的基于比較器復(fù)用為動態(tài)運(yùn)放的新型 MDAHz Pipelined SAR ADC 的設(shè)計(jì)要求。

可以看出其他工藝角相比于 TT 下 ADC 的精度有所下降，這是由于設(shè)計(jì)主要是在工藝角 TT 下進(jìn)行的，此時 RCAMP 電路的增益最接近 16。圖4.21 單通道 ADC 的輸出信號頻譜圖表4.2 單通道 ADC 各工藝角下的性能指標(biāo)工藝角指標(biāo)TT SS FF SF FSENOB(bit) 11.6 11.26 11.42 11.35 11.33SNDR(dB) 71.6 69.5 70.57 70.1 70SFDR(dB) 80.5 81.2 79.26 80.1 80.5THD(dB) -78.1 -79.8 -76 -78.3 -78.94.5 版圖設(shè)計(jì)與后仿4.5.1 版圖設(shè)計(jì)本次設(shè)計(jì)基于 CMOS 65nm 1P9M 1.2V 工藝進(jìn)行版圖布局設(shè)計(jì)和實(shí)現(xiàn)。單通道整體 ADC 核心芯片版圖在圖 4.22 中給出，面積為 515μm×330μm，即 0.17mm2。圖中也標(biāo)注出來了芯片的主要版圖模塊的布局，其中芯片的模擬輸入信號端口位于芯片的

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本文編號：2778188