【摘要】：信息產(chǎn)業(yè)自20世紀(jì)中期以來得到了飛速發(fā)展,已經(jīng)成為了先進(jìn)國家的第一大產(chǎn)業(yè)。而半導(dǎo)體集成電路技術(shù)是信息產(chǎn)業(yè)的基礎(chǔ),目前半導(dǎo)體集成電路技術(shù)的發(fā)展已經(jīng)趨于高性能、低功耗、多功能化的方向,這大大加快了信息化時(shí)代的前進(jìn)步伐。在大規(guī)模集成電路發(fā)展過程中,場效應(yīng)晶體管尺寸不斷按比例縮小。MOS器件進(jìn)入到納米尺寸后,面臨著很多挑戰(zhàn),FINFET技術(shù)應(yīng)運(yùn)而生,FINFET以集成度高、性能突出,從而博得了大量半導(dǎo)體制造廠商的青睞。FINFET器件隨著不斷優(yōu)化,其特征尺寸還可以持續(xù)減小,因此研究FINFET器件可靠性的提升具有非常重要的意義。本文對FINFET器件結(jié)構(gòu)參數(shù)對基本電學(xué)特性的影響以及FINFET器件在NBTI應(yīng)力影響下的退化現(xiàn)象進(jìn)行了深入的研究。本文主要工作:(1)對三柵SOI FINFET器件進(jìn)行了仿真建模,在給出I-V特性的基本理論模型后,仿真研究了FINFET器件的結(jié)構(gòu)參數(shù)(柵長、fin高以及fin寬)對I-V特性的影響:柵長增大會(huì)導(dǎo)致漏電流減小,而增大fin寬、fin高會(huì)使漏電流增大;通過對平面MOS器件的V_(th)模型進(jìn)行修正,得出了三柵FINFET的V_(th)模型,通過軟件仿真,研究了閾值電壓隨器件結(jié)構(gòu)參數(shù)改變而變化的過程:隨柵長、fin寬和fin高增大,V_(th)分別會(huì)表現(xiàn)出增大、減小、減小的趨勢,并用FINFET的閾值電壓模型解釋了閾值電壓變化的趨勢;進(jìn)行了SOI FINFET器件的基本電學(xué)特性測試實(shí)驗(yàn),實(shí)際探究了器件幾何參數(shù)對閾值電壓的影響,為前文的仿真結(jié)論做驗(yàn)證;(2)對P型FINFET器件中的NBTI退化現(xiàn)象進(jìn)行了實(shí)驗(yàn)測試。通過對FINFET器件在NBTI效應(yīng)前后I-V特性的變化,介紹了FINFET器件NBTI效應(yīng)的總體情況。研究了在NBTI應(yīng)力下,器件基本特性隨NBTI應(yīng)力時(shí)間的漂移情況。研究了溫度應(yīng)力T與柵壓應(yīng)力V_g對閾值電壓V_(th)漂移的影響,基于以上的測試和分析結(jié)果,得出以下結(jié)論:FINFET器件NBTI應(yīng)力后其靜態(tài)參數(shù)表現(xiàn)出不同程度的退化。具體情況為:線性區(qū)最大跨導(dǎo)G_(mmax)和漏電流I_(ds)減小,閾值電壓V_(th)負(fù)向漂移,并且退化最嚴(yán)重。通過器件靜態(tài)參數(shù)隨NBTI應(yīng)力時(shí)間的漂移情況分析,將器件閾值電壓V_(th)的退化作為表征參數(shù),來衡量FINFET在NBTI應(yīng)力條件下的參數(shù)漂移情況;并發(fā)現(xiàn)器件的閾值電壓隨應(yīng)力時(shí)間的退化呈冪函數(shù)退化關(guān)系。分析了閾值電壓退化的物理機(jī)理,并得出結(jié)論:對于FINFET來說,由于柵氧化層極薄,界面陷阱電荷密度的增加是導(dǎo)致器件參數(shù)漂移的關(guān)鍵原因。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN386
【圖文】：

3、類似平面結(jié)構(gòu)。4、與 CMOS 工藝無兼容障礙。5、雙柵自對準(zhǔn)并和源漏自對準(zhǔn)，MOS 器件的性能被大大的提高了。針對于以上幾點(diǎn)研究 FINFET成為了當(dāng)下的熱點(diǎn)。Intel 的 22nm FINFET 技術(shù)已經(jīng)實(shí)現(xiàn)量產(chǎn) FINFET 能夠有效抑制小尺寸效應(yīng)，理想的亞閾特性[8]。同時(shí)由于溝道輕摻雜或者不摻雜，減小了載流子的庫侖散而獲得更高的載流子遷移率。輕摻雜使得界面附近的電場強(qiáng)度減小，能夠減小表射和柵極隧穿。同時(shí)輕摻雜使得隨機(jī)摻雜波動(dòng)的影響減小，能夠減少閾值電壓和電流的波動(dòng)。由于柵對溝道的很強(qiáng)的耦合作用，整個(gè)溝道的電勢都跟隨柵極電壓，器件導(dǎo)通時(shí)，溝道整體反型[9]。理想亞閾特性提高了器件的關(guān)態(tài)特性，降低關(guān)流。圖 1.1 為英特爾的 FinFET 相對傳統(tǒng) MOSFET 的亞閾值擺幅S 的改進(jìn)。可以看INFET 具有更小的亞閾值擺幅S，在一個(gè)給定的工作電壓下，具有更低的門延遲[10 1V 的電壓下，英特爾 22nm FinFET器件在比其 32nm 傳統(tǒng) MOSFET 快 18%，.7V 的電壓下，英特爾 22nm FinFET器件在比其 32nm 傳統(tǒng) MOSFET 快 37%。

的科研團(tuán)研發(fā)的獨(dú)特 FinFET 結(jié)構(gòu)掀起一段熱潮，主要是因?yàn)槠溆行У叵拗贫虦系佬?yīng)，如圖 1.2 為典型的雙柵 SOI FinFET 器件。圖1.2 普通的平面 SOI MOSFET 結(jié)構(gòu)FINFET 的最大優(yōu)勢在于其雙柵或者是三柵等立體結(jié)構(gòu)增加了柵極對溝道的控制面積，使得柵對溝道的控制能力大大增強(qiáng)， 從而可以有效的抑制短溝道效應(yīng)，并且可以減小亞閾值漏電流。同時(shí)，F(xiàn)INFET 的導(dǎo)電溝道一般都是輕度摻雜或者是不摻雜的。因此，它可以降低雜質(zhì)離子和離散的摻雜原子的散射作用。同重參雜的平面器件相比，其溝道內(nèi)載流子的遷移率會(huì)大大提高。圖1.3 典型的雙柵 SOI FINFET 器件

因此，它可以降低雜質(zhì)離子和離散的摻雜原子的散射作用。同重參雜的平面器件相比，其溝道內(nèi)載流子的遷移率會(huì)大大提高。圖1.3 典型的雙柵 SOI FINFET 器件

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