發(fā)布時間：2020-07-27 21:49

【摘要】：隨著半導體工藝技術的發(fā)展,集成電路的工藝節(jié)點不斷減小。先進納米工藝下,復雜的工藝制造過程導致晶體管性能不穩(wěn)定甚至異常。晶體管特性的大幅漂移對器件模型的可信度提出了挑戰(zhàn),研究具有高精度和面積利用率的,用于晶體管參數提取、性能檢測的可尋址測試芯片顯得越來越重要。標準單元是數字電路設計的基礎,電路中的每一個晶體管具有特定的環(huán)境,設計具有類似產品環(huán)境的晶體管測試結構既可用于建立精確的工藝參數模型和偏差模型,又可對標準單元的性能進行預測,對于提升集成電路制造工藝成品率和提高產品良率起著至關重要的作用。本文以標準單元中的晶體管特性為中心,對具有高精度和面積利用率的MOSFET大型可尋址測試芯片展開了如下研究:1)針對MOSFET性能參數提取、建模和偏差檢測的需要,以及先進工藝精確建模對于測試結構數量的要求,提出了一種MOSFET大型可尋址測試芯片的設計方法。該設計最多同時可擺放2048個MOSFET而只需要15個I/OPAD,并且可以實現每個MOSFET性能參數的準確測量,包括亞閾值漏電流,線性和飽和區(qū)閾值電壓,線性漏端電流和飽和漏端電流。該測試結構為第二層金屬可測,縮短了測量周期�；�16nmFinFET工藝的MOSFET大型可尋址測試結構的流片和測量,驗證了該方法的可行性和準確度;2)針對標準單元中MOSFET具有特定環(huán)境的前提,設計了一種可以準確反映其特性的、具有類似工作環(huán)境的測試結構。該結構以保持前段、中段版圖不變,對后段金屬繞線稍作修改為原則,從而還原MOSFET在標準單元中的工作環(huán)境。3)由于手動產生2)中提出的測試結構將耗費較高的人力和時間,且容易違反設計規(guī)則,本文提出了一套版圖自動化設計流程,用于標準單元庫中目標器件的識別、抓取和連接。該自動化流程可用于具有復雜設計規(guī)則的FinFET工藝。
【學位授予單位】：浙江大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN402
【圖文】：

而三星（Ｓａｍｓｕｎｇ）在其量產的１４ｎｍ和７ｎｍ工藝上采用ＦｉｎＦＥＴ技術。格羅方逡逑德（ＧｌｏｂａｌＦｏｕｎｄｒｉｅｓ）和中芯國際（ＳＭＩＣ）也在加緊研發(fā)基于ＦｉｎＦＥＴ技術的１４ｎｍ逡逑工藝制程。２０１７年，半導體工藝節(jié)點進入到７ｎｍ，圖１．３給出了國際知名半導體逡逑公司已經量產的以及正在研發(fā)的ＦｉｎＦＥＴ工藝制程。逡逑２逡逑

的“工藝成熟階段”［２？２１］。在工藝開發(fā)的各個階段，測試芯片都貫穿其中，用于研逡逑究成品率問題的原因和解決方法。根據不同階段對測試芯片的需求不同，其在晶逡逑圓上擺放的位置也有所不同，如圖１．６所示。逡逑／．ｒｆｆｉＴｌ］Ｔｎ＞ｉ邐？‘_炲義希澹藉澹藉澹藉澹藉澹藉澹藉澹藉澹藉澹藉澹藉澹藉澹藉澹╁危潁潁椋潁蟈澹潁蟈危澹潁潁蟈澹簦翦澹潁潁蓿潁體義希劍劍劍劍劍劍劍劍劍海海劍劍劍�！辶x峽冢紓劍海劍劍海劍海憾皴義希蓿劍劍劍海劍海海危ィ劍劍劍劍劍ｅ義希粢占鄱五危裕牛酰簦蚪錐五危裕渤墑旖錐五義賢跡保陡鞲齬ひ戰(zhàn)錐尾饈孕酒誥г采習詵諾奈恢緬義隙約傻緶沸鹿ひ斬�，抵R錐問薔齠üひ賬�、手C【赫Φ墓丶錐�，辶x賢彩牽疲錚酰睿洌潁黃頻鈉烤�。拆}越峁褂糜詡觳夤ひ展丶問�，控制工艺波动，辶x狹磽庖燦糜諢袢∑骷問拇罅客臣剖藎鎦⑵骷Ｐ禿筒ǘＰ停郟常芄╁義希模澹螅椋紓鑠澹齲錚酰螅逕杓撇慰�。随着茧H醴⒄�，Ｄｅｓｉ＜傝p澹齲錚酰螅逡膊⒉瘓窒抻冢疲錚酰睿洌潁徨義瞎┑腦Ｐ禿捅曜嫉ピ猓墻饈孕酒度氳階約旱牟沸酒�，用又o靛義鮮奔嗖餛骷閱蓯欠衤鬩蠡蚱瞥潭�。很多Ｄｅｓｉ＜傝p澹齲錚酰螅蹇即罱芨緬義系羋闋隕聿沸棖蟮謀曜嫉ピ�，并秵T曜嫉ピ械木騫懿問閱芙�，討亓x嫌詒曜嫉ピ庵繡澹停希櫻疲牛藻澹ǎ停澹簦幔歟希椋洌澹櫻澹恚椋悖錚睿洌酰悖簦錚蟈澹疲椋澹歟洌牛媯媯澹悖翦澹裕潁幔睿螅椋螅簦錚潁義希停希櫻疲牛裕┦看�、謹S嘍�、皨约结构紧�

本文編號：2772428