射頻收發(fā)實(shí)驗(yàn)平臺(tái)中數(shù)字前端的研究與設(shè)計(jì)
【學(xué)位授予單位】:南京郵電大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2019
【分類號(hào)】:TN79
【圖文】:
SB 上傳至上位機(jī)。因此數(shù)字前端的總體硬件架構(gòu)如圖 2.1 所示:主要由 FPGA、DA、AD、USB 以及電源五個(gè)功能模塊組成。圖 2.1 數(shù)字前端總體結(jié)構(gòu)圖2.1 FPGA 電路設(shè)計(jì)FPGA(現(xiàn)場(chǎng)可編程門陣列)是當(dāng)今嵌入式系統(tǒng)開(kāi)發(fā)中最為熱門的器件之一,在無(wú)線通信、雷達(dá)等方面都有著廣泛的應(yīng)用。依賴其極強(qiáng)的并行數(shù)據(jù)處理能力,實(shí)現(xiàn)了對(duì)高密度數(shù)據(jù)的實(shí)時(shí)處理。本節(jié)主要詳細(xì)介紹了 FPGA 芯片的功能特點(diǎn)以及在本實(shí)驗(yàn)平臺(tái)中其外圍電路的設(shè)計(jì)。2.1.1 FPGA 的基本概念和特點(diǎn)20 世紀(jì) 80 年代,出現(xiàn)了 PLD(可編程邏輯器件),如 CPLD 和 SPLD,他們與專用定制
圖 2.2 可編程邏輯器件結(jié)構(gòu)原理圖用的 FPGA 芯片為 Altera Cyclone IV 器件系列中度等級(jí)達(dá)到 7 級(jí),擁有高達(dá) 28848 個(gè)邏輯元件,8 乘法器,4 個(gè)通用鎖相環(huán),20 個(gè)全局時(shí)鐘,532 個(gè)點(diǎn),能夠滿足數(shù)字前端對(duì) FPGA 芯片的要求。設(shè)計(jì)控制器件,F(xiàn)PGA負(fù)責(zé)對(duì)USB、AD/DA等芯片進(jìn)行電路,JTAG 接口電路以及片外 FLASH 存儲(chǔ)芯片,本實(shí)驗(yàn)平臺(tái)采用了兩個(gè)分別為 50MHz 與 27M出連接到 FPGA 芯片的全局時(shí)鐘 GCLK(Pin G1
采用 FBGA-484 封裝,速度等級(jí)達(dá)到 7 級(jí),擁有高達(dá) 28848 個(gè)邏輯元件,嵌入式內(nèi)存位達(dá)到了 594Kbits,66 個(gè) 18×18 乘法器,4 個(gè)通用鎖相環(huán),20 個(gè)全局時(shí)鐘,532 個(gè)用戶 I/O 接口等,擁有低成本、低功耗的優(yōu)點(diǎn),能夠滿足數(shù)字前端對(duì) FPGA 芯片的要求。2.1.2 FPGA 模塊電路設(shè)計(jì)作為實(shí)驗(yàn)平臺(tái)的主要控制器件,F(xiàn)PGA負(fù)責(zé)對(duì)USB、AD/DA等芯片進(jìn)行控制與通信,F(xiàn)PGA基本的外圍電路包括時(shí)鐘電路,JTAG 接口電路以及片外 FLASH 存儲(chǔ)芯片單路,如圖 2.3~2.5所示。作為 FPGA 的時(shí)鐘源,本實(shí)驗(yàn)平臺(tái)采用了兩個(gè)分別為 50MHz 與 27MHz 的有源晶振,負(fù)責(zé)提供時(shí)鐘信號(hào)。晶振輸出連接到 FPGA 芯片的全局時(shí)鐘 GCLK(Pin G1,G22)管腳,這個(gè)GCLK 可以用來(lái)驅(qū)動(dòng) FPGA 內(nèi)的用戶邏輯電路,同時(shí),用戶還可以通過(guò)配置 FPGA 內(nèi)部的 PLLs實(shí)現(xiàn)更高頻率時(shí)鐘信號(hào)。時(shí)鐘電路如圖 2.3 所示:
【相似文獻(xiàn)】
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