【摘要】：幾十年來(lái)器件尺寸遵循著等比例縮小定律持續(xù)減小,隨著MOSFET器件特征尺寸進(jìn)入亞100nm至納米級(jí),器件的很多技術(shù)指標(biāo)已經(jīng)接近其物理極限。隨著器件溝道長(zhǎng)度的不斷減小,源漏極耗盡區(qū)占整個(gè)溝道的比重越來(lái)越大,溝道區(qū)的二維電勢(shì)分布和強(qiáng)電場(chǎng)使器件性能嚴(yán)重偏離長(zhǎng)溝道器件性能,溝道內(nèi)的導(dǎo)電電荷越來(lái)越少,使得閩值電壓減小,進(jìn)而失去控制,這就是短溝道效應(yīng)。當(dāng)溝道長(zhǎng)度減小,漏極所加電壓增加時(shí),由于溝道很短,源極也受到漏極電場(chǎng)的影響,在此電場(chǎng)的影響下,源端勢(shì)壘降低,從源區(qū)注入到溝道內(nèi)的自由電子增加,進(jìn)而導(dǎo)致漏源電流增加,稱為漏感應(yīng)勢(shì)壘降低效應(yīng),對(duì)于一定的源漏電壓,器件尺寸越小,漏極電流增加的越顯著,最終導(dǎo)致器件不能關(guān)斷,以致器件無(wú)法正常工作。當(dāng)溝道長(zhǎng)度減小到一定的程度,器件內(nèi)的電場(chǎng)強(qiáng)度很強(qiáng),特別是源漏結(jié)附近,從而使載流子獲得很高的能量,隨即成為熱載流子,熱載流子在兩個(gè)方而影響器件性能：首先熱載流子穿過(guò)Si-SiO2勢(shì)壘,注入到氧化層中,隨著電子的不斷積累,閾值電壓改變,器件壽命縮短；其次熱載流子在漏極附近的耗盡區(qū)中與晶格碰撞產(chǎn)生電子空穴對(duì),對(duì)NMOS管,碰撞產(chǎn)生的電子形成附加的泄漏電流,空穴則被襯底收集,形成襯底電流。根據(jù)等比例縮小定律,柵氧化層厚度隨著MOSFET尺寸縮小而越來(lái)越薄,主流的半導(dǎo)體制程甚至已經(jīng)做出了1.2納米厚度的柵氧化層,該厚度僅僅與5個(gè)原子疊加在一起的厚度相當(dāng)。在這種尺寸下,有些電子有機(jī)會(huì)越過(guò)柵氧化層而產(chǎn)生柵極泄漏電流,這就是電子的隧穿效應(yīng)。以上問(wèn)題的解決需要從器件的工藝、材料和結(jié)構(gòu)等方面加以考慮。本文主要工作包括：(1) MOSFET器件研究概述與器件建模理論基礎(chǔ)。第1章介紹了集成電路發(fā)展概況、面臨的問(wèn)題以及未來(lái)發(fā)展的趨勢(shì)。并基于此,提出了本文的研究意義與研究?jī)?nèi)容。第2章介紹了器件解析模型建模理論基礎(chǔ),總結(jié)歸納了三種表面勢(shì)建模方法。(2)異質(zhì)柵MOSFET的柵極由兩種不同功函數(shù)的材料組成, 因而在溝道內(nèi)產(chǎn)生了階梯電勢(shì),在兩種材料的交接處附近增加了一個(gè)峰值電場(chǎng),同時(shí)漏端峰值電場(chǎng)比同質(zhì)柵MOSFET有所降低,交接處的峰值電場(chǎng)提高了溝道內(nèi)載流子的輸運(yùn)效率,同時(shí)降低了器件的熱載流子效應(yīng)。此外, 由于該器件近源極區(qū)域?qū)β╇妷旱淖兓哂衅帘巫饔?從而有效地抑制了器件的溝道長(zhǎng)度調(diào)制效應(yīng)。受異質(zhì)柵結(jié)構(gòu)的啟發(fā),本文第3章提出了單材料雙功函數(shù)柵MOSFET,近源端采用P型摻雜,近漏端采用N型摻雜,因?yàn)镻型摻雜功函數(shù)高于N型摻雜功函數(shù)。運(yùn)用拋物線法為該器件建立了電勢(shì)解析模型,并用MEDICI對(duì)該模型進(jìn)行了驗(yàn)證,結(jié)果表明解析模型與MEDICI仿真曲線吻合較好。最后對(duì)器件的各種性能進(jìn)行了仿真分析。(3)輕摻雜漏MOSFET是在溝道中靠近源漏極附近設(shè)置一個(gè)低摻雜區(qū)域,該區(qū)域可以承受部分電壓,削弱漏區(qū)電場(chǎng),防止熱電子退化效應(yīng)。在第3章基礎(chǔ)上,本文第4章提出了單材料雙功函數(shù)柵輕摻雜漏MOSFET。首先通過(guò)工藝模擬軟件TSUPREM,模擬了SMDWG LDD MOSFET柵極制造工藝。其次運(yùn)用拋物線法,建立了該器件的表面勢(shì)解析模型,并用MEDICI進(jìn)行了仿真驗(yàn)證,結(jié)果表明解析模型與MEDICI仿真較吻合。最后對(duì)器件的各種性能進(jìn)行了仿真分析。(4)根據(jù)2013年國(guó)際半導(dǎo)體技術(shù)發(fā)展路線圖,到2017年主流工藝器件的物理柵長(zhǎng)將降至15納米以下,對(duì)應(yīng)的等效氧化層厚度將降到0.6納米以下,如仍然采用二氧化硅作為柵介質(zhì),電子的遂穿效應(yīng)將非常嚴(yán)重,采用高k介質(zhì)材料取代傳統(tǒng)的二氧化硅,已經(jīng)成為克服該問(wèn)題的有效方法之一,但是因?yàn)楦遦介質(zhì)和硅基之間往往存在界面層,影響器件的穩(wěn)定性,基于此,本文第5章提出了堆疊柵介質(zhì)異質(zhì)柵全耗盡SOI MOSFET。運(yùn)用拋物線法為該器件建立了電勢(shì)解析模型,并用MEDICI進(jìn)行了仿真驗(yàn)證,結(jié)果表明解析模型與MEDICI仿真較吻合。
【學(xué)位授予單位】：安徽大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN386

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本文編號(hào)：2759811