【摘要】：隨著半導(dǎo)體工藝尺寸進(jìn)入納米尺度,器件之間的距離的減小,時(shí)鐘頻率不斷增高,電路節(jié)點(diǎn)電容減小,關(guān)鍵電荷變小,導(dǎo)致電路節(jié)點(diǎn)之間的電荷共享效應(yīng)愈加嚴(yán)重。集成電路器件處在輻射等敏感環(huán)境中時(shí),易受到粒子轟擊產(chǎn)生單粒子效應(yīng),使得電路的邏輯值發(fā)生翻轉(zhuǎn),影響電路的可靠性。由于電荷共享效應(yīng)的影響,粒子轟擊易導(dǎo)致電路多個(gè)節(jié)點(diǎn)同時(shí)發(fā)生翻轉(zhuǎn),原先的關(guān)于單節(jié)點(diǎn)翻轉(zhuǎn)的加固方案已經(jīng)不能滿足特殊環(huán)境集成電路可靠性的需要。為了提高電路的可靠性,需要針對(duì)單粒子效應(yīng)引起的多節(jié)點(diǎn)翻轉(zhuǎn)的問(wèn)題進(jìn)行加固研究。本文詳細(xì)分析了單粒子效應(yīng)的相關(guān)基礎(chǔ)知識(shí)以及解決單粒子效應(yīng)的加固技術(shù),在此基礎(chǔ)上,提出了兩種針對(duì)單粒子效應(yīng)引起的多節(jié)點(diǎn)翻轉(zhuǎn)的加固設(shè)計(jì)。本文詳細(xì)介紹了單粒子效應(yīng)的相關(guān)基礎(chǔ)知識(shí),包括相關(guān)概念以及產(chǎn)生機(jī)理研究。分析了電荷共享效應(yīng)的產(chǎn)生機(jī)理,隨后詳細(xì)介紹了針對(duì)單粒子效應(yīng)的若干建模和仿真方法。為了解決由單粒子效應(yīng)所導(dǎo)致的電路可靠性問(wèn)題,需要對(duì)相應(yīng)的電路進(jìn)行抗輻射加固設(shè)計(jì)。本文闡述了目前針對(duì)SRAM電路、鎖存器和組合邏輯電路的幾種電路級(jí)加固方案。針對(duì)之前鎖存器加固方案存在的不足,如開(kāi)銷過(guò)大和高阻態(tài)問(wèn)題,不能完全容忍雙節(jié)點(diǎn)翻轉(zhuǎn)等,本文提出了兩種抗輻射加固鎖存器MNUTL鎖存器和HLDRL鎖存器。MNUTL鎖存器是基于雙模冗余機(jī)制的抗輻射加固鎖存器,它的兩路基本單元為從DICE基礎(chǔ)上演變而來(lái)的抗輻射加固單元,該單元可以容忍幾乎全部的雙節(jié)點(diǎn)翻轉(zhuǎn)。通過(guò)在兩個(gè)單元的輸出端接C單元,阻塞產(chǎn)生的軟錯(cuò)誤,可以保證該鎖存器可以實(shí)現(xiàn)單節(jié)點(diǎn)翻轉(zhuǎn)自恢復(fù)和完全容忍雙節(jié)點(diǎn)翻轉(zhuǎn),具有較高的魯棒性和較小的功耗開(kāi)銷。HLDRL鎖存器由18個(gè)異構(gòu)輸入反相器組成,當(dāng)受到單粒子效應(yīng)影響時(shí),可以實(shí)現(xiàn)單節(jié)點(diǎn)翻轉(zhuǎn)和雙節(jié)點(diǎn)翻轉(zhuǎn)的完全自恢復(fù)。相比較單節(jié)點(diǎn)翻轉(zhuǎn)加固鎖存器,該鎖存器具有更好的魯棒性,而對(duì)于雙節(jié)點(diǎn)翻轉(zhuǎn)加固鎖存器,該鎖存器具有較小的延遲和功耗開(kāi)銷,且不存在高阻態(tài)問(wèn)題,可以被應(yīng)用于鐘控技術(shù)電路中。詳細(xì)的HSPICE仿真實(shí)驗(yàn),驗(yàn)證了該鎖存器的容錯(cuò)能力,包括針對(duì)高阻態(tài)不敏感的問(wèn)題。通過(guò)對(duì)比其他加固鎖存器,HLDRL鎖存器也具有較小的延遲和功耗開(kāi)銷。
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN402
【圖文】：

合肥工業(yè)大學(xué)專業(yè)碩士研究生學(xué)位論文（Single Event Gate Rupture, SEGR）等；另外一類是軟錯(cuò)誤，指，主要包括電路存儲(chǔ)的邏輯狀態(tài)位的翻轉(zhuǎn)，電路本身并沒(méi)有出，如單粒子翻轉(zhuǎn)（Single Event Upset, SEU）和單粒子瞬態(tài)（Sit, SET）等。軟錯(cuò)誤的研究在上個(gè)世紀(jì) 70 年代就已經(jīng)開(kāi)始。1975 年，一艘宇出現(xiàn)故障[9]。1978 年，Intel 公司在 2107 系列 16Kb DRAM 中第環(huán)境下 α 粒子引發(fā)的軟錯(cuò)誤[10]。1993 年，在一個(gè)商用航天器上子導(dǎo)致的軟錯(cuò)誤[11]。2002 年至 2009 年，在對(duì) Alsat 衛(wèi)星的持續(xù) 了 總 數(shù) 約 247595 個(gè) 軟 錯(cuò) 誤 ， 如 圖 1.1 所 示 ， SEU 的7SEU/bit/day[12]。軟錯(cuò)誤正在成為航天器中集成電路失效的主要原效機(jī)理的研究，以及針對(duì)軟錯(cuò)誤的加固技術(shù)也成為航天器研究

響將越來(lái)越顯著，主要表現(xiàn)在以下兩個(gè)方面：降低的邏輯節(jié)點(diǎn)收集的電荷量超過(guò)一定的閾值時(shí)，所存稱之為臨界電荷。臨界電荷的公式可以近似估算為寸縮減，使得電路的節(jié)點(diǎn)電容降低，同時(shí)也使 VDD荷的降低[17-18]。由電荷共享引起的多個(gè)節(jié)點(diǎn)收集較點(diǎn)發(fā)生翻轉(zhuǎn)。Qcrit=VDD×Cnode（Multiple Node Upsets, MNU）概率不斷增加3 所示，隨著工藝尺寸的縮減，單粒子效應(yīng)影響的個(gè)，粒子轟擊所產(chǎn)生的電荷就會(huì)被多個(gè)節(jié)點(diǎn)收集，路的 MNU 問(wèn)題正成為影響電路可靠性的重要問(wèn)題抗輻射加固設(shè)計(jì)已經(jīng)不能滿足電路加固的需要，現(xiàn)電路以提高電路的可靠性。

圖 1.3 不同工藝尺寸下重離子轟擊影響范圍比較Fig 1.3 The difference of heavy ion bombardment in different CMOS process sizes 抗輻射加固技術(shù)的國(guó)內(nèi)外研究現(xiàn)狀.1 系統(tǒng)級(jí)加固系統(tǒng)級(jí)加固技術(shù)主要是通過(guò)冗余的方法以提高容錯(cuò)性能[20]。在邏輯電路最為常用的加固方法就是三模冗余（Triple Module Redundancy, TMR）架構(gòu)1.4 所示。TMR 一般應(yīng)用在一些 FPGA 加固設(shè)計(jì)中，核心思想就是通過(guò)冗錯(cuò)誤信息對(duì)整個(gè)電路的影響[21-22]。TMR 是由 3 個(gè)相同的工作模塊和一個(gè)成，3 個(gè)工作模塊的輸入是相同的，3 個(gè)工作模塊的輸出作為表決器的輸器的表決原則為“三中取二”。當(dāng)這 3 個(gè)模塊中有一路信息產(chǎn)生錯(cuò)誤，通的表決，電路將輸出正確的邏輯值，屏蔽內(nèi)部所產(chǎn)生的錯(cuò)誤。組合邏輯組合邏輯表決器INPUTPAD1OUTPUTPAD1

【參考文獻(xiàn)】

相關(guān)期刊論文 前5條

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本文編號(hào)：2757954