【摘要】：信號回放模塊作用是將采集或者模擬產(chǎn)生的數(shù)據(jù)提取、重現(xiàn)的過程,多被運用雷達系統(tǒng)或者測量系統(tǒng)。與信號回放相對應的是數(shù)據(jù)采集系統(tǒng),而現(xiàn)在采集系統(tǒng)的采樣率和存儲深度可以做到很高的指標,迫使信號回放系統(tǒng)必須具備更高的回放速率和更長的可持續(xù)回放時間。由于高速DAC的飛速發(fā)展,回放速率理論可以做到GHz級別,但是,由于硬件模塊可以緩存的數(shù)據(jù)容量非常有限以及工控機總線下發(fā)數(shù)據(jù)帶寬有限制,那么必然導致可以持續(xù)回放波形的時間很短。因此,為了提升信號回放時間,海量數(shù)據(jù)可持續(xù)回放研究成為了熱點以及難點。信號可持續(xù)回放首先要求高帶寬的通訊總線,PCIe協(xié)議經(jīng)過多年的發(fā)展,已經(jīng)推出了第三個版本,被廣泛運用于各種高速通訊場合。高回放速率對DAC的數(shù)據(jù)接口提出了更高的要求,JESD204B接口的傳輸速度快,數(shù)據(jù)管腳少,已逐漸取代LVDS接口,被廣泛應用于高速DAC�；谝陨锨闆r,本文對高速信號可持續(xù)回放進行研究并設計一種海量數(shù)據(jù)可持續(xù)回放模塊硬件電路,具體工作內(nèi)容如下:1、回放模塊電路設計。波形回放系統(tǒng)旨在精確的展示原波形的所有細節(jié),要求對所有波形數(shù)據(jù)點逐次回放,故確定基于直接數(shù)字波形合成(DDWS)技術搭建回放系統(tǒng)硬件平臺。通過回放速率和分辨率指標計算數(shù)據(jù)傳輸帶寬,對比高速接口實現(xiàn)方案,最終通過采用“PCIe+FPGA+DAC”的結(jié)構(gòu)實現(xiàn)硬件設計。然后,根據(jù)主要指標,進行了需求分析。研究傳統(tǒng)的波形回放板卡回放時間不足的原因,提出了用FPGA實現(xiàn)數(shù)據(jù)緩存,實現(xiàn)海量數(shù)據(jù)可持續(xù)回放的方案。并且,確認選用JESD204B接口DAC,簡要介紹了該接口,并根據(jù)JESD204B系統(tǒng)的時鐘要求確定了低抖動時鐘產(chǎn)生方案。在實際應用中進行具體設計,完成系統(tǒng)的硬件電路設計。2、FPGA邏輯設計。進行FPGA邏輯編寫,實現(xiàn)FPGA與上位機進行通信,上位機通過PCIe總線向FPGA發(fā)送波形數(shù)據(jù)和波形回放命令等。將PCIe DMA的AXI4接口數(shù)據(jù)進行寬度和時鐘轉(zhuǎn)換后進行格式映射,送給DAC發(fā)送端,同時完成JESD204B發(fā)送端代碼設計以及板級芯片邏輯配置。3、測試與驗證。搭建了用于測試本設計的軟件和硬件測試平臺,對主要的功能和指標通過不同的方式進行了測試,主要包括海量數(shù)據(jù)發(fā)送的正確性、連續(xù)性測試以及最終輸出模擬信號質(zhì)量的測試。通過對測試結(jié)果的分析,驗證了本文可持續(xù)回放方案的合理性、可行性。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN911.2;TN702
【圖文】：

機制為本項目連續(xù)回放指標的實現(xiàn)提供了解決方案。 內(nèi)部第一級緩存 FIFO 接收到上位機的波形數(shù)據(jù)，回放形數(shù)據(jù)速率遠大于實際波形回放速率，即 FIFO 的數(shù)據(jù)O 就會被填滿。這時候，若 FIFO 與上位機的高速總線FIFO 的接收端在 FIFO 快滿時自動將 tready 信號拉低，位機內(nèi)存讀取數(shù)據(jù)，而當 FIFO 有空余容量時，tready硬件通過快空、快滿或閾值信號來給上位機單獨發(fā)送狀到的中斷上傳問題。那么，接下來需要解決的問題是第一者希望它容量越大越好，以給上位機充足的時間響應中FPGA 畢竟容量有限。FIFO 的容量若過小，在上位機還次數(shù)據(jù)下發(fā)時 FIFO 被讀空，那么這一次回放是失敗的就是兩次數(shù)據(jù)發(fā)送間隔決定了 FIFO 的最小深度。 證數(shù) 據(jù)高速 穩(wěn) 定傳輸，數(shù)據(jù)回 放系統(tǒng)軟件控制ai 雙內(nèi)核實時操作系統(tǒng)在服務器上搭建軟件控制環(huán)境，的響應速度。文獻[27]中對這個高性能操作系統(tǒng)的中斷圖可知該系統(tǒng)對中斷響應的時間平均只需要4 sec，峰

該模塊決定了下發(fā)的數(shù)據(jù)能否連續(xù)穩(wěn)定的送給數(shù)模轉(zhuǎn)換器。由上文分析，根據(jù)上位機響應中斷速度計算我們得出理論上只需要 32Kb 的緩存 FIFO 即可保證數(shù)據(jù)的連續(xù)不中斷下發(fā)。但是由于服務器及板卡實際工作存在隨機誤差，經(jīng)過測試 DMA 傳輸單元為 1Mbyte 時，系統(tǒng)工作最為穩(wěn)定。故需要 8Mbit 的 BRAM 資源用于搭建數(shù)據(jù)緩存 FIFO，并且，為了邏輯調(diào)試與最終測試，還要預留出大約 20%的 BRAM資源去支持在線邏輯分析儀的搭建。5)普通 I/O 接口個數(shù)。FPGA 作為板級的主控芯片，與硬件板卡上眾多芯片有通訊聯(lián)系，如時鐘芯片、三極管、繼電器等，故需要足夠數(shù)量的普通 IO 接口，并且電平標準要支持各種芯片的要求。綜上所述，本回放系統(tǒng)對 FPGA 資源的需求如下表：表 3-1 FPGA 資源最大需求表是否具有 PCIe 硬核 是否具有 JESD 硬核 GT 通道數(shù) RAM 數(shù) GT 速率是 是 9 223 5GT/SXilinx 的 kintex7 系列的資源分配如圖 3-1 所示：

圖 3-2AD9144 功能框圖在本設計中，可通過 DAC 的 SPI 接口對寄存器 0x308~0x30B 進行數(shù)據(jù)與通的分配，這為 FPGA 與 DAC 之間數(shù)據(jù)傳輸路徑的 PCB 設計帶來了極大的方便管如此，其他數(shù)據(jù)接口的要求在進行電路設計時也需要考慮，比如通道間的路度差在 12.5mm 內(nèi)進行匹配、必須使用 100nF 電容進行數(shù)據(jù)接口的交流耦合容封裝尺寸盡量與線寬相同等。.2 低抖動時鐘電路設計在高速 D/A 回放系統(tǒng)中，由于數(shù)據(jù)傳輸速率的飛速增加以及 DAC 更新速率提高，高分辨率的 DAC 需要更為穩(wěn)定的時鐘電路驅(qū)動，以往低質(zhì)量的時鐘解案往往不能滿足要求。在第二章的分析中，得出 JESD204B 系統(tǒng)對于時鐘有著的要求，我們采用 DDS 激勵雙級聯(lián)鎖相環(huán)的方案實現(xiàn)本系統(tǒng)時鐘電路。但DS 因其本身的的特性，具有較大的相位噪聲和雜散，激勵鎖相環(huán)倍頻后這種會惡化。會影響 DAC 的輸出質(zhì)量，嚴重的話甚至會導致 JESD204B 系統(tǒng)鏈路

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本文編號：2754340