【摘要】：計(jì)算機(jī)速度不斷提高的今天,顯卡、內(nèi)存、CPU等組成部分性能飛速發(fā)展,總線成為計(jì)算機(jī)系統(tǒng)的性能瓶頸。隨著電路集成度的不斷提高,芯片設(shè)計(jì)規(guī)模的日益擴(kuò)大,工藝環(huán)節(jié)的逐漸增加,芯片的研發(fā)周期卻在縮短,傳統(tǒng)的驗(yàn)證手段由于效率低下、可移植性差等因素很難滿足現(xiàn)階段的研發(fā)需求,如何保證芯片的有效性和可靠性變得越來越重要。因此,對越來越復(fù)雜的芯片驗(yàn)證,選擇合適的驗(yàn)證方法以及功能完善、性能強(qiáng)大的驗(yàn)證平臺顯得越發(fā)重要。本文以PCIe-PCI總線的橋芯片為研究對象,實(shí)現(xiàn)了一種能夠?qū)CI設(shè)備、PCIe設(shè)備數(shù)據(jù)快速交換的總線結(jié)構(gòu),具有很高的通信速度和較低的功耗。本文以設(shè)計(jì)方案為背景,以PCIe、PCI接口協(xié)議為切入點(diǎn),全面地研究了驗(yàn)證內(nèi)容。充分理解待測設(shè)計(jì)的結(jié)構(gòu)和功能,全面提取了需要驗(yàn)證的功能點(diǎn)。針對待測電路結(jié)構(gòu)復(fù)雜、功能點(diǎn)多的特點(diǎn),選用成熟廠商的PCIe VIP和PCI IP核,并根據(jù)待驗(yàn)證的芯片特性對VIP進(jìn)行了修改,使兩者的功能完全滿足芯片的需要,最后運(yùn)用SystemVerilog語言和UVM驗(yàn)證方法學(xué)對其進(jìn)行封裝并搭建驗(yàn)證平臺,增強(qiáng)芯片的開發(fā)效率和開發(fā)周期,并使得平臺具有較高的可移植性。在驗(yàn)證階段,選擇SystemVerilog編寫測試用例,調(diào)用Synopsys和Xilinx公司提供的VIP作為驗(yàn)證激勵源,采用直接測試為主、隨機(jī)測試為輔的驗(yàn)證方法進(jìn)行VCS仿真驗(yàn)證;運(yùn)用Verdi直接觀察驗(yàn)證結(jié)果。在驗(yàn)證后期,對相關(guān)功能點(diǎn)以及覆蓋率進(jìn)行了詳細(xì)的分析和說明,并根據(jù)覆蓋率的結(jié)果進(jìn)一步修改或增加測試用例,查漏補(bǔ)缺,力求最大程度實(shí)現(xiàn)驗(yàn)證的全面性和可靠性,確保芯片在邏輯和功能上的正確性。最后通過對仿真結(jié)果觀察和以及覆蓋率報(bào)告分析,該驗(yàn)證代碼覆蓋率超過90%,功能覆蓋率達(dá)到100%,滿足設(shè)計(jì)和驗(yàn)證方案的需求。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TN40
【圖文】：

最后一次傳輸(具體表現(xiàn)是此時(shí)IRDY#無效)，故 FRAME#不能撤銷，只有在時(shí)鐘8 處IRDY#變?yōu)橛行Ш?FRALME#信號才撤銷。圖3.3 讀操作時(shí)序圖 3.4 是總線上的寫操作時(shí)序圖。它與讀操作基本一致。值得注意：在最后一個(gè)數(shù)據(jù)期，當(dāng) IRDY#發(fā)出時(shí)，F(xiàn)RAME#才能撤銷時(shí)。主設(shè)備在第 5 個(gè)時(shí)鐘周期撤銷了IRDY#信號，此時(shí)數(shù)據(jù)將延遲發(fā)送，但字節(jié)使能信號不受等待周期的影響將會正常發(fā)

[24]。圖3.4 寫操作時(shí)序3.2.2 PCIe 協(xié)議PCIe 是高性能串行接口。PCIe 利用了點(diǎn)到點(diǎn)互聯(lián)、基于交換的技術(shù)和打包協(xié)議，并且還提供電源管理、熱插拔、數(shù)據(jù)完整性和錯誤處理機(jī)制等功能。PCIe 采用了與PCI、PCI-X 兼容的使用模型和讀寫通信模型。其存儲器、IO 和配置地址空間和 PCI、PCI-X 的地址空間兼容。由于地址空間模型沒有變化，所以現(xiàn)有的操作系統(tǒng)和驅(qū)動軟件無需修改就可以在 PCIe 設(shè)備上運(yùn)行。(1) PCIe 協(xié)議分層結(jié)構(gòu)PCIe 體系結(jié)構(gòu)采用封包分層協(xié)議結(jié)構(gòu)，不需在主串連接上加入任何邊頻信號，協(xié)議中允許兩個(gè)不同的功能區(qū)之間進(jìn)行隔離，一個(gè)層內(nèi)的數(shù)據(jù)傳輸和其它層無關(guān)，有利于跨平臺應(yīng)用。PCIe 的體系結(jié)構(gòu)兼容 PCI 地址結(jié)構(gòu)模式，所有已有應(yīng)用和驅(qū)動程序均不需作任何修改即可應(yīng)用到新總線系統(tǒng)中。PCIe 配置使用標(biāo)準(zhǔn)的 PCI 即插即用規(guī)格標(biāo)準(zhǔn)。PCIe 體系結(jié)構(gòu)分為 4 層，從下到上依次為物理層、數(shù)據(jù)鏈路層、處理層和軟件層。從一個(gè)設(shè)備傳輸數(shù)據(jù)到另一個(gè)設(shè)備時(shí)，每個(gè)設(shè)備都被看作是一個(gè)協(xié)議堆棧。數(shù)據(jù)傳送從處理層發(fā)起

即 FirstDWBE 必須為 1000b、1100b、1110b、1111b 之一，LastDWBE 必須為 0001b、0011b、0111b、1111b 之一。圖4.7 連續(xù)字節(jié)使能的存儲寫事務(wù)驗(yàn)證表明，X 芯片相關(guān)行為符合 PCIe 協(xié)議描述。只有一種情況存在爭議：當(dāng)發(fā)送兩個(gè)雙字時(shí)兩個(gè)字節(jié)使能均為0000b。這種情況不符合協(xié)議要求，但 X 芯片進(jìn)行了正常轉(zhuǎn)發(fā)。 數(shù)據(jù)長度測試

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本文編號：2752151