【摘要】：隨著數(shù)字IC(Integrated Circuit)規(guī)模和復(fù)雜度增大,市場(chǎng)競(jìng)爭日益激烈,提高IC設(shè)計(jì)能力、縮短產(chǎn)品面市時(shí)間成為企業(yè)成功關(guān)鍵。傳統(tǒng)的以RTL(Register Transfer Level)為基礎(chǔ)的數(shù)字IC前端設(shè)計(jì)流程中存在諸多例如RTL設(shè)計(jì)者文檔解讀歧義、整體設(shè)計(jì)缺陷在驗(yàn)證階段才能發(fā)現(xiàn)等限制芯片研發(fā)速度的問題,而基于電子系統(tǒng)級(jí)(ESL)設(shè)計(jì)理論的設(shè)計(jì)流程可在很大程度上提高芯片的研發(fā)效率,從而縮短芯片面市時(shí)間。本論文以100BASE-TX以太網(wǎng)物理層(PHY)為應(yīng)用背景,重點(diǎn)開展基于ESL(Electronic System Level)設(shè)計(jì)方法學(xué)理論的100BASE-TX以太網(wǎng)PHY(Physical Layer)行為級(jí)范疇建模方法研究及應(yīng)用工作。論文取得的主要研究成果如下:從事務(wù)級(jí)建模(TLM)角度出發(fā),提出了針對(duì)待設(shè)計(jì)電路的TLM建模實(shí)現(xiàn)方案,該方案將100BASE-TX以太網(wǎng)PHY主體劃分為發(fā)送通道和接收通道,并將電路相關(guān)功能抽象為不同的“方法”。依據(jù)該方案,對(duì)電路各部分功能,尤其是擾碼、解擾碼等部分的算法及原理進(jìn)行了深入研究,完成了描述電路各部分結(jié)構(gòu)及程序思想的UML(Unified Modeling Language)視圖的設(shè)計(jì)。進(jìn)一步基于UML視圖,采用SystemVerilog語言,依次實(shí)現(xiàn)了電路各個(gè)部分的事務(wù)級(jí)建模。以TLM模型通信細(xì)化、適配、時(shí)序封裝等思想為指導(dǎo),提出了針對(duì)待設(shè)計(jì)電路的行為級(jí)建模實(shí)現(xiàn)方案,該方案將100BASE-TX以太網(wǎng)PHY大體劃分為PCS(Physical Coding Sublayer)子層、PMA(Physical Medium Attachment)子層、PMD(Physical Media Dependant)子層。依據(jù)該方案,對(duì)待設(shè)計(jì)電路的管腳信號(hào)及其時(shí)序進(jìn)行研究,采用SystemVerilog語言分別實(shí)現(xiàn)了電路各部分的行為級(jí)模型。基于通用驗(yàn)證方法學(xué)(UVM),實(shí)現(xiàn)了針對(duì)RTL的UVM(Universal Verification Methodology)驗(yàn)證環(huán)境,此環(huán)境是在RTL詳細(xì)設(shè)計(jì)完成之前利用已實(shí)現(xiàn)的行為級(jí)模型作為待測(cè)設(shè)計(jì)提前調(diào)試完成,且該環(huán)境中待測(cè)設(shè)計(jì)的參考模型由已實(shí)現(xiàn)的事務(wù)級(jí)模型改寫而來。進(jìn)而基于該UVM驗(yàn)證環(huán)境,充分利用已實(shí)現(xiàn)的行為級(jí)模型對(duì)RTL展開單元級(jí)及集成級(jí)的仿真驗(yàn)證工作,并進(jìn)行覆蓋率的收集分析工作,通過分析達(dá)到了驗(yàn)證要求。本文通過對(duì)待設(shè)計(jì)電路進(jìn)行事務(wù)級(jí)建模和行為級(jí)建模,并應(yīng)用所實(shí)現(xiàn)模型對(duì)RTL展開驗(yàn)證工作,實(shí)踐證明了基于ESL設(shè)計(jì)方法學(xué)理論在芯片研發(fā)中具有顯著優(yōu)勢(shì)。經(jīng)統(tǒng)計(jì),本文所實(shí)現(xiàn)模型對(duì)RTL設(shè)計(jì)者共提供64次參考和重要支持,極大提高RTL研發(fā)效率。另一方面,經(jīng)估算,與傳統(tǒng)設(shè)計(jì)流程相比本項(xiàng)目節(jié)省了約30%的研發(fā)時(shí)間成本。此外,應(yīng)用本文TLM模型檢查出了若干傳統(tǒng)驗(yàn)證方法較難發(fā)現(xiàn)的RTL錯(cuò)誤。通過本課題的研究,對(duì)提高集成電路設(shè)計(jì)能力和研發(fā)效率相關(guān)方法的研究提供重要解決思路,為行為級(jí)范疇的相關(guān)建模方法的理論研究以及工程應(yīng)用實(shí)踐提供有力的支持,同時(shí)為100BASE-TX以太網(wǎng)PHY的研究做出了一定貢獻(xiàn)。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN402
【圖文】：

而且可以讓軟件和硬件的集成開發(fā)以及驗(yàn)計(jì)方法可以加速驗(yàn)證工作。驗(yàn)證人員在 RT，并且可以利用模型在 RTL 驗(yàn)證的各個(gè)層電路系統(tǒng)，因抽象級(jí)別高于設(shè)計(jì)，便可以描工作。往往越復(fù)雜的電路使用此方法學(xué)進(jìn)時(shí)間[31]。建模所介紹的關(guān)于 ESL 的描述主要的側(cè)重點(diǎn)在若想踐行 ESL 設(shè)計(jì)，其必定與事務(wù)級(jí)建模(T到的“事務(wù)”一詞，在許多文獻(xiàn)中也被稱作件之間的一次交互行為的一種抽象的描述，。其中數(shù)據(jù)交互不局限于數(shù)據(jù)大小或者數(shù)據(jù)等情況[32]。

圖 2.3 OSI 模型結(jié)構(gòu)示意圖（1）物理層：本層的主要功能是一方面，將上層協(xié)議中的數(shù)字信號(hào)的數(shù)據(jù)擬信號(hào)，進(jìn)而傳送至實(shí)體介質(zhì)上。另一方面，將實(shí)體介質(zhì)傳送過來的模擬信數(shù)字信號(hào)的數(shù)據(jù)信息傳輸至協(xié)議的上層。（2）數(shù)據(jù)鏈路層：本層的主要功能在于對(duì)傳輸?shù)臄?shù)據(jù)信息進(jìn)行例如錯(cuò)誤檢等操作，從而盡可能的提高數(shù)據(jù)傳輸?shù)目煽啃�。�?）網(wǎng)絡(luò)層：本層的主要功能是提供諸如路由選擇、網(wǎng)絡(luò)連接等操作，從低層非常具體的物理傳送相對(duì)于高層變得透明化起來。（4）傳輸層：本層的功能可以簡單理解為，將下層傳輸來的數(shù)據(jù)信息進(jìn)行傳輸至上層。同時(shí)，將上層傳輸過來的數(shù)據(jù)分段信息進(jìn)行打散進(jìn)而傳輸給下（5）會(huì)話層：本層主要功能在于可以對(duì)兩個(gè)不同的進(jìn)程間的會(huì)話連接提供建、以及結(jié)束等操作。本層的數(shù)據(jù)主要與傳輸層交互，是通過設(shè)備端口號(hào)進(jìn)行（6）表示層：本層的主要功能是為正在網(wǎng)絡(luò)通訊之中的兩個(gè)設(shè)備，提供其

圖 2.4 100BASE-TX 大體結(jié)構(gòu)圖圖 2.4 所示，為 100BASE-TX 模型的大體結(jié)構(gòu)圖，因?yàn)楸疚闹饕难屑次锢韺�，所以我們主要研究�?duì)象是 100BASE-TX 結(jié)構(gòu)中關(guān)于 PHY 層ASE-TX 的 PHY 主要組成部分是三個(gè)子層：即首先是物理編碼子層（間是物理介質(zhì)連接子層（PMA），再者還有物理介質(zhì)相關(guān)子層（PMHY 直接相關(guān)連的是兩個(gè)接口：其中一個(gè)即是位于 PHY 上層的介質(zhì)無，另一個(gè)則是位于 PHY 下層的介質(zhì)相關(guān)接口（MDI）[47]。面我們從 MII 到 PHY 再到 MDI 進(jìn)行簡單介紹。實(shí)際工程中不一定每系統(tǒng)的功能都嚴(yán)格按照此結(jié)構(gòu)進(jìn)行劃分，但一定是大體符合此結(jié)構(gòu)的口通常由兩部分組成：一方面是 PHY 與數(shù)據(jù)鏈路層中的 MAC 子層之還有一部分是 PHY 與站管理實(shí)體相連接的部分。緊接著，進(jìn)入 PHY 子層的主要功能是進(jìn)行相關(guān)數(shù)據(jù)編碼以及解碼工作。100BASE-TX 的 在此子層進(jìn)行，值得一提的是，此處的編碼是以太網(wǎng)技術(shù)中非常重要往決定以太網(wǎng)的數(shù)據(jù)信息傳速速率。然后進(jìn)入 PHY 層的中間子層 PM

【參考文獻(xiàn)】

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本文編號(hào)：2745711