基于FPGA的OFDM無線通信系統(tǒng)設計與實現(xiàn)
發(fā)布時間:2020-06-22 22:19
【摘要】:近年來,便攜式高清無線視頻傳輸越來越廣泛,高速率、抗干擾能力強的便攜式無線通信系統(tǒng)被廣泛應用。隨著通信系統(tǒng)的快速發(fā)展,通信系統(tǒng)需要迅速升級,F(xiàn)場可編程邏輯門陣列(Field Programmable Gate Array,FPGA)憑借其可編程性、兼容性、低成本和低功耗性在通信系統(tǒng)的基帶處理中得到廣泛應用。首先,本文從無線通信系統(tǒng)所要求的性能參數(shù)出發(fā),以中心節(jié)點與移動節(jié)點以及移動節(jié)點與移動節(jié)點之間的短距離高速便攜式無線視頻通信為背景,結(jié)合便攜式無線信道模型,設計了OFDM通信系統(tǒng)基本參數(shù),同時分析了OFDM通信中的關鍵同步技術(shù)和現(xiàn)有同步算法。針對便攜式移動通信實時性好、高速率、低功耗、抗多徑衰弱的特點,在研究SchmidlCox符號同步算法和Park符號同步算法的基礎上,重新設計了訓練序列結(jié)構(gòu)和測度函數(shù),提出了適用于便攜式無線視頻通信的OFDM同步方法,用盡可能簡單的算法在多徑衰弱信道下實現(xiàn)了良好的同步性能。仿真結(jié)果表明,當SNR大于4dB時,在6徑典型城市信道(TU-6)下能夠?qū)崿F(xiàn)準確的定時,載波頻偏估計均方誤差小于0.0004。該算法能夠較好地適用于便攜式無線視頻通信系統(tǒng)。其次,基于OFDM通信系統(tǒng)基本參數(shù),采用Altera Quartus開發(fā)平臺聯(lián)合Modelsim SE-64仿真軟件進行了硬件設計與仿真,包括工作時鐘生成模塊、加擾與解擾模塊、卷積編碼模塊、16QAM調(diào)制與解調(diào)模塊、FFT模塊、循環(huán)前綴添加與加窗模塊。最后對發(fā)射信號添加噪聲,驗證整個收發(fā)系統(tǒng)的性能,仿真結(jié)果表明,接收端能夠?qū)Πl(fā)送數(shù)據(jù)進行正確地解調(diào)。最后,對本文所提符號同步算法通過Quartus II開發(fā)平臺進行了硬件設計與實現(xiàn),其中包括粗符號同步模塊和細符號同步模塊,通過Modelsim對所設計的符號同步模塊進行布局布線后仿真。結(jié)果表明本文算法能夠有效地進行符號同步。
【學位授予單位】:沈陽工業(yè)大學
【學位級別】:碩士
【學位授予年份】:2019
【分類號】:TN929.53;TN791
【圖文】:
6圖 2.3 OFDM 頻譜圖Fig. 2.3 OFDM spectrum在接收端,對(2.2)式的第 K 個子載波進行解調(diào),OFDM 符號 s (t )先與第 K本地載波相乘后,在時間長度 T 內(nèi)進行積分,即:10101 exp( 2 ( ) ex ( 2 ( )1exp 2 ( ) ssssNt Ts i stiNt Ti stik id j t t d j t t dtT T Ti kd j t t dtT T(由于各個子載波之間相互正交,即滿足:
時鐘名稱 時鐘頻率(MHz)SYS_CLK 20SYS_CLK_D 50DIN_CLK 60CB_CLK 80表 4.2 接收機處理器的工作時鐘Tab. 4.2 Receiver processor operating clock時鐘名稱 時鐘頻率(MHz)clk 20Clk_50 50Clk_60 60Clk_80 80GA實現(xiàn)時,本文采用專用的時鐘生成模塊,調(diào)用altera專用時鐘 IP 核成的時鐘 IP 模塊結(jié)構(gòu)框圖。從圖中可以看到,外部輸入信號包括信號 inclk0 和 areset 復位信號。經(jīng)過 2/5 分頻得到一個頻率為 20MH 6/5 分頻得到一個 60MHz 的輸出信號,再經(jīng)過 8/5 分頻后輸出時鐘信此外,還有一個 LOCKED 輸出端口,作為 PLL 鎖定狀態(tài)的標志信號平時,輸出時鐘信號有效。
【學位授予單位】:沈陽工業(yè)大學
【學位級別】:碩士
【學位授予年份】:2019
【分類號】:TN929.53;TN791
【圖文】:
6圖 2.3 OFDM 頻譜圖Fig. 2.3 OFDM spectrum在接收端,對(2.2)式的第 K 個子載波進行解調(diào),OFDM 符號 s (t )先與第 K本地載波相乘后,在時間長度 T 內(nèi)進行積分,即:10101 exp( 2 ( ) ex ( 2 ( )1exp 2 ( ) ssssNt Ts i stiNt Ti stik id j t t d j t t dtT T Ti kd j t t dtT T(由于各個子載波之間相互正交,即滿足:
時鐘名稱 時鐘頻率(MHz)SYS_CLK 20SYS_CLK_D 50DIN_CLK 60CB_CLK 80表 4.2 接收機處理器的工作時鐘Tab. 4.2 Receiver processor operating clock時鐘名稱 時鐘頻率(MHz)clk 20Clk_50 50Clk_60 60Clk_80 80GA實現(xiàn)時,本文采用專用的時鐘生成模塊,調(diào)用altera專用時鐘 IP 核成的時鐘 IP 模塊結(jié)構(gòu)框圖。從圖中可以看到,外部輸入信號包括信號 inclk0 和 areset 復位信號。經(jīng)過 2/5 分頻得到一個頻率為 20MH 6/5 分頻得到一個 60MHz 的輸出信號,再經(jīng)過 8/5 分頻后輸出時鐘信此外,還有一個 LOCKED 輸出端口,作為 PLL 鎖定狀態(tài)的標志信號平時,輸出時鐘信號有效。
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1 付W
本文編號:2726329
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