【摘要】：隨著集成電路技術(shù)的快速發(fā)展,人們對新興限制能源預(yù)算電子設(shè)備的需求迅速增加,如無線傳感器網(wǎng)絡(luò)、能量獲取系統(tǒng)和電池供電移動設(shè)備。隨著工藝特征尺寸的不斷減小以及低壓低功耗技術(shù)的持續(xù)發(fā)展,傳統(tǒng)的模數(shù)轉(zhuǎn)換器已經(jīng)無法滿足上述的應(yīng)用需求。特別是當(dāng)ADC作為模擬前端電路的必要模塊時,對其功耗和頻率提出了更高的要求。相對于過采樣模數(shù)轉(zhuǎn)換器(Delta-Sigma ADC)或流水線模數(shù)轉(zhuǎn)換器(Pipeline ADC)來說,逐次逼近模數(shù)轉(zhuǎn)換器(SAR ADC)在功耗和面積上有著卓越的表現(xiàn)。但由于速度、精度、面積和功耗等參數(shù)在很大程度上往往受制于所采用的工藝,因此SAR ADC很難在上述參數(shù)中做出良好的折中。針對該問題,一種有效結(jié)合Pipeline ADC和SAR ADC的流水線逐次逼近模數(shù)轉(zhuǎn)換器(Pipelined SAR ADC)被提出,從而在速度、精度和功耗上做到了很好的折中。本文首先簡單介紹了SAR ADC的基本工作原理,詳細闡述了電容陣列的開關(guān)時序及電容失配效應(yīng)對電路的影響,然后分析了適合低速低功耗應(yīng)用的關(guān)鍵電路。在此基礎(chǔ)上介紹了中高速低功耗Pipelined SAR ADC系統(tǒng)結(jié)構(gòu)、工作原理及其關(guān)鍵電路模塊,討論了包括電容失配、比較器輸入失調(diào)等非理想因素的影響。本文基于理論分析結(jié)果,詳細研究了幾種超低功耗的電容開關(guān)時序,采用SMIC 0.18μm CMOS工藝,設(shè)計了兩種不同采樣速率的超低功耗模數(shù)轉(zhuǎn)換器。1、提出了一種低速超低功耗SAR ADC,工作電壓低至0.3V,設(shè)計精度為8bit,采樣頻率為10kS/s。該款A(yù)DC采用一種超低功耗、改進型Sub-merging電容陣列結(jié)構(gòu),與傳統(tǒng)開關(guān)時序結(jié)構(gòu)相比,使電容減小了75%,功耗降低了98.4%。同時,分析了非理想因素對ADC的影響,以及低壓自舉開關(guān)、低壓兩級動態(tài)比較器、低漏電的SAR控制邏輯等關(guān)鍵電路模塊。測試結(jié)果表明,在0.3V電源電壓以及奈奎斯特輸入的情況下,該SAR ADC的有效位數(shù)達到7.21bit,優(yōu)良指數(shù)為8.9 fJ/conversion-step。芯片核有效面積0.084 mm~2,功率僅為13.17nW。2、提出了一種中高速低功耗Pipelined SAR ADC。工作電壓為1.8V,設(shè)計精度為12bit,采樣頻率為50MS/s。該款A(yù)DC采用了6+7的兩級架構(gòu)模式,以及輔助型SAR MADC結(jié)構(gòu)。論文詳細分析了具體電路結(jié)構(gòu)及工作原理,包括運放的選擇、Sub ADC中比較器的設(shè)計、電容陣列開關(guān)時序、自舉開關(guān)等。該Pipelined SAR ADC通過與輔助型SAR MDAC的有機結(jié)合,實現(xiàn)了一種新型的高速、高精度、低功耗ADC設(shè)計方法。測試結(jié)果表明:在電壓擺幅為1.8V,采樣速率為50MS/s的情況下,信號噪聲諧波失真比(SNDR)為67.01dB,無雜散動態(tài)范圍(SFDR)為77.13dB,微分非線性(DNL)為0.536/-0.676LSB,積分非線性(INL)為0.959/-1.025LSB。該款A(yù)DC的核有效面積約為0.315 mm~2,且僅消耗10.08mW功率。
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2018
【分類號】：TN792;TN386
【圖文】：

. Lee 等人在 2012 年首次提出了一款 2 級的 Pipelined SAR ADC，采樣率達s[30]。在 2017 年的時候，德州大學(xué)達拉斯分校 H. Huang, H. Xu 等推出了一款m CMOS 工藝的 330MS/s Pipelined SARADC[31],功耗僅有 6.23mW。圖1.3 1997-2017 年 ADC 性能發(fā)展圖

若相鄰 DAC 之間的電壓誤差的取值之差用 DNL 表示，則有以下公式： _ _ _1DAC error DAC error DAC errorDNL y V y V y V y (中，y/2N=Vin/Vref，LSB=Vref/2N。VDAC_error等于 Vref，與理想值相等，因此此時的 INL 應(yīng)為最小值。當(dāng) Sn= V其中 VFS為 ADC 的滿擺幅量化電壓）時，INL 和 DNL 為最大值。 11 1 1, ,max0 0(2 ) (2 1)2 2NiN N N iDAC error DAC error ref refN NDNL y V V V VC C (那么 DNL 方差為：211 2 1 2 22 1 0 2 0 2 02,max2 2 2 2 20 0 02 (2 1)( ) 22 2 2NN nN NnNDNL ref ref refN N NuE E V V V LSBC C C C (1max ,(2 )NDAC errorINL V (2可以得到：12 22 0 2 1 02,max2 2 20 02( ) 22NNINL refNE V LSBC C (2

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本文編號：2717445