發(fā)布時(shí)間：2020-06-11 18:48

【摘要】：DC-DC開關(guān)轉(zhuǎn)換器反饋環(huán)路以模擬技術(shù)為主,然而模擬脈沖寬度調(diào)制器(Analog Pulse Width Modulator,APWM)易受工藝、電壓、溫度的影響,因此其穩(wěn)定性差。隨著半導(dǎo)體工藝的發(fā)展,基于標(biāo)準(zhǔn)單元庫(kù)或可編程邏輯門陣列(Field Programmable Gate Array,FPGA)實(shí)現(xiàn)的數(shù)字脈沖寬度調(diào)制器(Digital Pulse Width Modulator,DPWM)能夠克服以上缺點(diǎn)且易獲得高的時(shí)間分辨率,時(shí)間分辨率范圍通常在納秒級(jí)別甚至更低。然而,DPWM關(guān)鍵路徑中的邏輯和互連延時(shí)疊加到輸出信號(hào)的正脈寬上,使得占空比與理論值相比偏大,即存在占空比增量現(xiàn)象。特別當(dāng)時(shí)間分辨率在100皮秒以下,該關(guān)鍵路徑延時(shí)的影響更嚴(yán)重。針對(duì)以上提及的現(xiàn)象,本文提出一種基于計(jì)數(shù)器、鎖相環(huán)(Phase-Locked Loop,PLL)和進(jìn)位鏈的混合DPWM結(jié)構(gòu),并在此結(jié)構(gòu)中針對(duì)關(guān)鍵路徑做諸如結(jié)構(gòu)優(yōu)化、互連優(yōu)化、邏輯重分配等優(yōu)化后,在時(shí)序約束文件里添加set_net_delay約束于DPWM的置位端,在FPGA芯片內(nèi)部工具會(huì)基于曼哈頓距離精確補(bǔ)償關(guān)鍵路徑的延時(shí),從而消除占空比增大的現(xiàn)象,提高了DPWM的精確性。除此之外,該DPWM可以實(shí)現(xiàn)更高的時(shí)間分辨率,經(jīng)過優(yōu)化補(bǔ)償之后能獲得更寬的占空比范圍、更高的線性度。本文結(jié)構(gòu)通過低成本的Cyclone IV系列FPGA驗(yàn)證和實(shí)現(xiàn),為11-bit,9.375MHz開關(guān)頻率的DPWM。通過測(cè)量周期抖動(dòng)、時(shí)間誤差(Time internal error,TIE)抖動(dòng)表明抖動(dòng)性較小,且線性度擬合值R~2為0.9949,因此DPWM的穩(wěn)定性很高。除此之外,該DPWM時(shí)間分辨率和占空比范圍分別為53ps和1.52%~97.81%,由于邏輯和互連延時(shí)的疊加使得占空比增大3.08%,本文通過優(yōu)化和補(bǔ)償后成功解決占空比增量問題。
【圖文】：

異步延時(shí)鏈DPWM

7（b）圖 2.2 （a） ADC 處理流程；（b）相應(yīng)波形Fig 2.2 (a) Process flow of ADC; (b) associated waveforms
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN79

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

1 解光軍;徐慧芳;;峰值電流模式控制非理想Buck變換器系統(tǒng)建模[J];中國(guó)電機(jī)工程學(xué)報(bào);2012年24期

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本文編號(hào)：2708304