【摘要】：隨著無(wú)線通信、便攜式測(cè)量?jī)x器等方面的快速發(fā)展,要求模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)的速度越來(lái)越高、功耗越來(lái)越低。逐次逼近型(Successive Approximation Register,SAR)ADC具有結(jié)構(gòu)簡(jiǎn)單、面積小、功耗低的天然優(yōu)勢(shì),并且能夠適應(yīng)工藝尺寸縮小帶來(lái)的挑戰(zhàn),不僅在低速低功耗應(yīng)用領(lǐng)域占據(jù)著廣闊的市場(chǎng),在高速低功耗領(lǐng)域也逐漸嶄露頭角,因此,研究單核高速低功耗SAR ADC的實(shí)現(xiàn)技術(shù)具有重要意義。本課題對(duì)單核SAR ADC的設(shè)計(jì)進(jìn)行研究,致力于在保證SAR ADC低功耗優(yōu)勢(shì)的基礎(chǔ)上盡可能提高轉(zhuǎn)換速度。本文調(diào)研了國(guó)內(nèi)外SAR ADC的研究現(xiàn)狀,分析了SAR ADC的幾種常見結(jié)構(gòu)及設(shè)計(jì)中的非理想因素,最終確定了適合本課題的設(shè)計(jì)方案。本次設(shè)計(jì)的SAR ADC包括采樣開關(guān)、DAC電容陣列、比較器及失調(diào)校正模塊、SAR控制邏輯電路。采用線性度高的柵壓自舉開關(guān)提高精度;采用改進(jìn)型分段電容結(jié)構(gòu),去掉了低位段的最高位電容,有效地控制了面積和功耗,同時(shí)采用部分單調(diào)開關(guān)切換方案,在最高位和次高位比較時(shí)都不需要消耗能量,功耗比單調(diào)型時(shí)序方案減少了50%,比基于V_(cm)的開關(guān)方案減少了25%;采用兩級(jí)動(dòng)態(tài)比較器,沒有靜態(tài)功耗,并采取基于負(fù)載不平衡電容補(bǔ)償?shù)氖д{(diào)校正方法,在不增加功耗的情況下實(shí)現(xiàn)了低失調(diào)動(dòng)態(tài)比較器,蒙特卡洛仿真表明校正前失調(diào)電壓為5.14mV,校正后失調(diào)電壓為0.37mV;SAR控制邏輯電路的設(shè)計(jì)將DAC的輸出直接反映到開關(guān)控制端,減小了關(guān)鍵鏈路延時(shí),提高了ADC的轉(zhuǎn)換速度。本課題基于40nm CMOS工藝設(shè)計(jì)了高速低功耗SAR ADC的具體電路及版圖,并進(jìn)行了流片驗(yàn)證。測(cè)試結(jié)果表明:所設(shè)計(jì)的SAR ADC最高轉(zhuǎn)換速率可達(dá)200MS/s,信噪失真比為50.1dB,無(wú)雜散動(dòng)態(tài)范圍為65.1dB,功耗9.2mW。
【圖文】：

和接地；第三，對(duì)于全差分電路，這樣能避免差分信號(hào)受到耦合噪聲局時(shí)，為防止差分信號(hào)受到外部影采用合適寬度的金屬線，以承載不路版圖-4 所示，自舉電容和核心電路分隔離，，從而防止閂鎖效應(yīng)的產(chǎn)生

.1 采樣開關(guān)版圖設(shè)計(jì)柵壓自舉開關(guān)的版圖如圖 4-4 所示，自舉電容和核心電路分別位于版圖的上、下半部分。保護(hù)環(huán)對(duì)重要的 MOS 管進(jìn)行隔離，從而防止閂鎖效應(yīng)的產(chǎn)生，同時(shí)也能防止其他電路對(duì)重S 管形成干擾。圖 4-4 柵壓自舉開關(guān)版圖
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN792

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