【摘要】：窄帶物聯(lián)網(wǎng)(NB-IoT)是物聯(lián)網(wǎng)技術(shù)發(fā)展的一個重要分支,相比傳統(tǒng)通訊方式,NBIoT可以在不增加網(wǎng)絡(luò)硬件設(shè)備的前提下,為物聯(lián)網(wǎng)低速數(shù)據(jù)提供了功耗和成本更低,覆蓋范圍更廣的解決方案。為了更好地滿足NB-IoT系統(tǒng)的要求,本論文中芯片采用了全集成片上系統(tǒng)(SOC),將數(shù)字電路,模擬電路和射頻電路集成為一個單芯片的數(shù)字通信系統(tǒng)。本文結(jié)合NB-IoT的系統(tǒng)要求,通信原理,電路設(shè)計原理等相關(guān)知識,對NBIoT芯片發(fā)射系統(tǒng)的模擬基帶部分進(jìn)行了深入的研究。重點設(shè)計了完整的模擬基帶電路,包括數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器(LPF),達(dá)到了NB-IoT系統(tǒng)的要求。本論文的設(shè)計基于UMC 55nm CMOS工藝,包括一個12bit的采樣頻率為1.92MHz的全差分DAC和一個截止頻率為100kHz的可調(diào)諧有源低通濾波器。DAC的具體設(shè)計包括了單端轉(zhuǎn)差分結(jié)構(gòu),開關(guān)陣列,電容陣列等,后仿真結(jié)果表明:在1.2V的工作電壓、1.92MHz的采樣頻率下,DAC的有效位數(shù)可達(dá)到11.05bit,功耗約為278.28uW,無雜散動態(tài)范圍(SFDR)可達(dá)到73.67dB,與傳統(tǒng)通信芯片中DAC相比,符合NB-IoT系統(tǒng)對低功耗和DAC動態(tài)性能的要求。本文所設(shè)計的濾波器為跳耦(leapfrog)結(jié)構(gòu)的五階有源RC濾波器,這種結(jié)構(gòu)的設(shè)計可以直接通過模擬無源LC電路的狀態(tài)變量得到,所以不僅可以達(dá)到良好的濾波性能,又有著低的元件靈敏度。仿真結(jié)果顯示,濾波器的可調(diào)節(jié)的截止頻率范圍為52kHz~166kHz,1dB壓縮點為4.49845dBm,功耗為272.75uW,滿足NB-IoT發(fā)射機的性能要求。另外,為了得到更好的發(fā)射性能,本文在模擬基帶部分加入I/Q失配抑制和直流偏移消除模塊,這樣可以減少電路模塊的增加,降低電路設(shè)計的復(fù)雜度,降低功耗節(jié)約芯片面積。經(jīng)過仿真和測試,這些電路模塊工作性能良好,可以對發(fā)射機的鏡像信號和載波泄露信號進(jìn)行有效的抑制。綜上所述,本文論述了整個發(fā)射機模擬基帶部分的設(shè)計方案,包括從系統(tǒng)級、電路級、版圖級到測試整個過程,模擬基帶的測試通過發(fā)射機的整體性能測試獲得,測試結(jié)果表明本設(shè)計達(dá)到的性能指標(biāo)可應(yīng)用于NB-IoT系統(tǒng)。
【圖文】：

第一章 緒論題背景與研究意義著大數(shù)據(jù)時代和智能城市的到來，無線通信技術(shù)繼續(xù)實現(xiàn)萬物互聯(lián)。移動不斷地擴展和延伸，已由之前的人和人之間的互聯(lián)向人與物以及物與物的目前的移動通信發(fā)展形勢看，萬物互聯(lián)是必然的發(fā)展趨勢。T（Internet of Things），是物物相連的互聯(lián)網(wǎng)，是物聯(lián)網(wǎng)基礎(chǔ)上的延伸和核心和基礎(chǔ)仍然是互聯(lián)網(wǎng)。物聯(lián)網(wǎng)被稱為繼計算機、互聯(lián)網(wǎng)之后的世界信次發(fā)展浪潮，，全面感知、智能處理和可靠性傳遞是其三大特性。1999 年，概念第一次被提出來，隨著智能化生活的到來，物聯(lián)網(wǎng)有著更加廣闊的發(fā)展將在世界物聯(lián)網(wǎng)發(fā)展大潮中占據(jù)很大的市場份額[1]。物聯(lián)網(wǎng)產(chǎn)業(yè)鏈包括芯平臺使能、集成/應(yīng)用及數(shù)據(jù)運營四個環(huán)節(jié)。其中，處于物聯(lián)網(wǎng)行業(yè)產(chǎn)業(yè)鏈芯片/終端，作為物聯(lián)網(wǎng)產(chǎn)業(yè)的底層需求，將占據(jù)約 30%的產(chǎn)業(yè)鏈價值。

第三章 全差分?jǐn)?shù)模轉(zhuǎn)換器的設(shè)計圖 3-7 寄存器結(jié)構(gòu)示意圖由于本設(shè)計輸入為 12 位，所以該寄存器為 12 位寄存器，結(jié)構(gòu)如圖 3-7 所示，由 D 觸發(fā)器組成，時鐘上升沿觸發(fā)，輸出 NQ<0:11>和輸入 IN<0:11>相同，PQ<0:11>入反相。圖 3-8 為寄存器仿真部分（D<0>、D<1>、D<0>位的輸入和仿真結(jié)果）示，仿真結(jié)果可得，NQ 和 PQ 信號相位相差 180°，可以實現(xiàn) DAC 的全差分輸入。D QclkQD QclkQD QclkQD QclkQD QclkQD QclkQD QclkQD QclkQD QclkQD QclkQD QclkQD QclkQIN0IN1IN2 IN3IN4IN5IN11 IN10 IN9 IN8 IN7IN6NQ1 NQ2NQ3NQ4NQ5NQ6NQ7NQ11NQ10NQ9NQ8PQ0PQ1PQ2PQ3 PQ4PQ5PQ11PQ10PQ9PQ8PQ7PQ6NQ0CLK
【學(xué)位授予單位】：天津理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：TN830;TN402

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本文編號：2707478