【摘要】：隨著集成電路工藝技術的發(fā)展,單個芯片上集成的IP核的數(shù)目越來越多,核間通信量需求變大,片上網(wǎng)絡逐漸成為多核芯片的主要互連結構,而環(huán)形互連結構以其設計簡單、利于工業(yè)實現(xiàn)、傳輸延遲固定等優(yōu)點,被廣泛應用于芯片設計。針對12核的X-DSP芯片的設計需求,本文設計了一種高帶寬低延遲的環(huán)形網(wǎng)絡架構。論文主要研究內容有:1)設計了一款雙向多通道無阻塞環(huán)形結構。該結構包含5條鏈路,其中,讀寫請求各占兩條鏈路,配置請求獨占一條鏈路。讀寫請求可分方向在不同的鏈路上進行傳輸。經(jīng)驗證這種環(huán)結構的鏈路利用率達到了99%以上。針對環(huán)形網(wǎng)絡中存在的鏈路功耗過大的問題,本文對注入到環(huán)上的請求,在路由節(jié)點中進行低功耗編碼后送出。經(jīng)驗證,鏈路功耗整體上降低了約9%,進而提高了整個網(wǎng)絡的性能。2)提出了一種基于亂序輸出緩存的網(wǎng)絡接口。這種設計結構與采用虛通道技術設計的網(wǎng)絡接口相比,在面積上減少了45%,功耗上降低了19%,具有更高的性價比。另外,針對網(wǎng)絡接口設計中存在的長互連線帶來的時序問題,本文采用了流水線時序優(yōu)化技術和重定時技術進行時序優(yōu)化。從綜合結果可以看出,經(jīng)過優(yōu)化后的設計解決了時序緊張問題的同時,設計中的組合邏輯減少了19%,運行時間減少了44%。3)本文采用了一種基于覆蓋率和斷言的驗證方法對設計進行了驗證。通過搭建一個完整的驗證平臺,最終證明了設計的正確性。測試結果表明,本設計功能覆蓋率達到100%,代碼覆蓋率達到了96%,滿足設計需求。
【圖文】：

4.3 長互連線時序優(yōu)化藝尺寸的不斷減小，，互連線成為影響時序的主要因素[51]。間的關系如下圖 4.7 所示。從圖中可以看出，在工藝尺寸遲一直對電路設計的性能起著主導作用，但從進入深亞納取代了門延遲，成為影響時序的主要因素。ITRS 2002 指出摩爾曲線的實現(xiàn)進度[52]。當前 VLSI 設計中，互聯(lián)延遲消，并且這一趨勢有增無減。因此，長互連線不僅增加了延力，線路末端的驅動能力隨著線長不斷減弱，導致下一級互聯(lián)延遲優(yōu)化方案，是當前長互連線時序優(yōu)化要解決的問對互聯(lián)延遲造成的時序問題，進行了研究并提出了很多解和并行技術、重定時技術、導線流水線技術、中繼器插入源同步技術，以及通過改變器件尺寸、改變線寬、以及一等等，所有這些都對長互連線起到了很好的優(yōu)化作用。本C 綜合結果，對存在的長互連線進行時序優(yōu)化。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

【參考文獻】

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本文編號：2703013