【摘要】：模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)芯片是一種將模擬信號轉(zhuǎn)換成數(shù)字信號的集成電路。現(xiàn)實世界中的信號大多是模擬信號,而用于信息處理和數(shù)據(jù)傳輸?shù)男盘柎蠖嗍菙?shù)字信號,ADC作為模擬世界與數(shù)字世界之間的橋梁有著廣泛不可替代的作用。近年來,在物聯(lián)網(wǎng)等產(chǎn)業(yè)的市場需求和集成電路制造工藝更新?lián)Q代的雙重驅(qū)動下,ADC芯片持續(xù)向更快速度、更低功耗、更高精度、更小面積的方向發(fā)展。然而,采用特征尺寸越來越小的集成電路工藝時,經(jīng)典的ADC設(shè)計技術(shù)遭遇了前所未有的挑戰(zhàn):(1)晶體管的工作電壓越來越低,直接引起了ADC動態(tài)范圍和信噪比的下降;(2)晶體管工作電壓和本征增益的降低,使設(shè)計實現(xiàn)高增益放大器和低噪聲比較器更加困難,進而使依賴于高性能模擬電路來實現(xiàn)高精度的經(jīng)典ADC設(shè)計技術(shù)不再有效;(3)集成電路特征尺寸的縮小使器件之間難以實現(xiàn)良好的匹配,導(dǎo)致ADC產(chǎn)生嚴重的非線性失真。這些問題牽引著學(xué)術(shù)界和工業(yè)界探索發(fā)展創(chuàng)新型ADC結(jié)構(gòu)及設(shè)計方法,混合結(jié)構(gòu)、數(shù)字化和無源化ADC架構(gòu)及芯片設(shè)計技術(shù)正成為研究的熱點領(lǐng)域。逐次逼近寄存器型(Successive Approximation Register,SAR)ADC由開關(guān)電容陣列、動態(tài)鎖存比較器和數(shù)字邏輯電路構(gòu)成,其高度數(shù)字化、無源化的電路結(jié)構(gòu)具有良好的集成電路工藝演進兼容性,在近年來集成電路工藝更新?lián)Q代中其性能獲得了飛速提升。傳統(tǒng)的SAR ADC在中低精度應(yīng)用中具有很高的能效,但因比較器噪聲和器件失配等因素的限制,其在實現(xiàn)高精度時能效急劇下降。如何既保持SAR ADC良好的工藝演進兼容性,又能提高其能效,是當前亟待突破的關(guān)鍵技術(shù)。本論文在研究SAR ADC設(shè)計技術(shù)及其各種非理想因素的基礎(chǔ)上,分析了提升ADC能效的機制和方法,提出了兩種基于噪聲整形的新型混合結(jié)構(gòu)ADC架構(gòu)和一種改善器件匹配的失配誤差整形(Mismatch Error Shaping,MES)方法,能顯著降低帶內(nèi)噪聲和失配誤差,使ADC在實現(xiàn)高精度的同時具有高能效。本論文的主要研究工作和貢獻如下:1.提出了一種新型二階無源噪聲整形SAR ADC架構(gòu),其基于開關(guān)電容電路實現(xiàn)二階噪聲整形,有效地將帶內(nèi)量化噪聲、比較器噪聲等非理想因素降低了24d B,進而提高了ADC的精度和能效。與經(jīng)典SAR ADC相比,其僅增加了兩個開關(guān)、兩個電容和兩個比較器的差分輸入對,整體結(jié)構(gòu)簡單;與已有的無源噪聲整形SAR ADC相比,該架構(gòu)有效減小了無源積分通路的衰減,從而顯著降低了ADC的等效輸入噪聲,在相同的熱噪聲預(yù)算情況下,可將電路中總電容面積降低2.4倍,將比較器功耗降低40%。該噪聲整形SAR ADC不需要跨導(dǎo)運算放大器(Operational Transconductance Amplifier,OTA)等有源電路,無靜態(tài)功耗且隨工藝、電源電壓和溫度(Process,Voltage and Temperature,PVT)變化的穩(wěn)定性好,能滿足物聯(lián)網(wǎng)應(yīng)用對低功耗、小面積ADC芯片的需求;基于40 nm CMOS工藝,設(shè)計出一款5位二階噪聲整形SAR ADC芯片,測試結(jié)果表明芯片在560 MHz采樣時鐘和8倍過采樣率的工作條件下,實現(xiàn)了9位有效位數(shù)(Effective Number of Bits,ENOB),帶寬達到35 MHz,芯片功耗為0.64 m W,面積僅0.0035 mm~2。2.提出了一種采用噪聲整形SAR ADC作為量化器的新型連續(xù)時間增量-累加型(Delta-Sigma,ΔΣ)ADC架構(gòu),其僅需要一個OTA即能實現(xiàn)三階噪聲整形,增強了ADC的噪聲整形能力,顯著降低了環(huán)路濾波器的設(shè)計復(fù)雜度,并提高了系統(tǒng)的PVT穩(wěn)定性。該架構(gòu)融合了連續(xù)時間和離散時間ΔΣADC的優(yōu)點,具有低功耗、高精度、高穩(wěn)定性以及抗混疊濾波特性,適合于無線通信系統(tǒng)的應(yīng)用�；�40 nm CMOS工藝,設(shè)計出一款三階連續(xù)時間ΔΣADC芯片,測試結(jié)果表明其在500 MHz采樣時鐘和20倍過采樣率的工作條件下,實現(xiàn)了70 d B的信噪失真比(Signal-to-Noise-and-Distortion Ratio,SNDR)和12.5 MHz的帶寬,芯片功耗為1.16 m W,面積僅0.029 mm~2。3.提出了一種新型誤差反饋式(Error Feedback,EF)MES方法,其能有效解決高精度ADC中的器件失配問題,電路實現(xiàn)復(fù)雜度低、拓展自由度高。與經(jīng)典的電路復(fù)雜度與ADC位數(shù)呈指數(shù)關(guān)系的動態(tài)元件匹配(Dynamic Element Matching,DEM)方法相比,本文提出的EF MES電路復(fù)雜度僅與ADC位數(shù)呈線性關(guān)系,可顯著降低芯片面積和功耗,適合高精度ADC的應(yīng)用。與已報道的僅能實現(xiàn)一階整形的EF MES方法相比,本文的方法不僅能實現(xiàn)更強的二階整形能力,并且可以自由拓展至多種形式的高階整形,廣泛適用于低通、高通和帶通ADC的設(shè)計;此外,本論文的方法還有效解決了由EF MES應(yīng)用導(dǎo)致的ADC過載問題,進而大幅提高了ADC的動態(tài)范圍。本論文研究成果突破了高能效ADC設(shè)計的關(guān)鍵技術(shù),為低功耗高精度ADC實現(xiàn)提供了有效解決方案,有益于推動高精度、高能效ADC技術(shù)發(fā)展和芯片實現(xiàn),在物聯(lián)網(wǎng)、無線通信等領(lǐng)域有著廣泛的應(yīng)用前景。
【圖文】：

[11]，他將幾個鍺晶體管粘在一塊鍺片上，，并用細金絲將晶體管連接起來組成一個觸發(fā)器，如圖1-4(a)所示。大約半年后，仙童半導(dǎo)體公司的 Robert Noyce 基于硅平面工藝，發(fā)明了世界上第一塊硅基集成電路[12]，如圖1-4(b)所示，他用 4 個晶體管和 6 個電阻組成一個環(huán)形振蕩器。該集成電路更適合商業(yè)化生產(chǎn)。伴隨著集成電路的誕生，ADC 的發(fā)展也邁向了集成電路時代。1965 年，Ray Stata 和 Matt Lorber 在馬薩諸塞州劍橋市創(chuàng)立 ADI（AnalogDevices Inc.）公司。ADI 公司最初產(chǎn)品為高性能模塊式運算放大器，但在 1969 年并購了數(shù)據(jù)轉(zhuǎn)換器產(chǎn)品的領(lǐng)先供應(yīng)商 Pastoriza Electronics 后
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2018
【分類號】：TN792

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本文編號：2701102