【摘要】：在三維封裝中,作為核心技術(shù)的銅柱凸點,具有優(yōu)良的電學和機械性能,在防止短路的同時能夠?qū)崿F(xiàn)高精度的互連。現(xiàn)階段,銅柱凸點尺寸縮小至幾微米級別,焊料體積變得極其有限,很容易被金屬間化合物(IMC)和孔洞的生長而消耗完,可靠性變得岌岌可危。本文采用分步電沉積法制備了Ф6-20μm直徑微凸點,研究了凸點在回流、時效條件后界面處IMC和孔洞長大狀況,及時效過程中IMC的剪切強度變化,討論了尺寸、側(cè)壁潤濕反應、Ni層厚度和Ag對界面擴散反應的影響。全文主要結(jié)論如下:CuSO_4鍍液中最佳的加速劑與整平劑比確定為5:7。對于四種直徑(6、8、9和11μm)的Sn-3.5Ag/Ni/Cu凸點,直徑從11μm降低至6μm時,回流過程中界面IMC的生長速率從0.45增加到0.58μm/min。IMC由Ni_3Sn_4和(Cu,Ni)_6Sn_5上下兩層構(gòu)成,Ni的擴散導致了兩層IMC交界處孔洞的產(chǎn)生。由于側(cè)壁潤濕反應的發(fā)生,銅柱兩側(cè)形成了(Cu,Ni)_6Sn_5及孔洞。隨著凸點直徑不斷減小,側(cè)壁擴散加劇,界面IMC生長加快,兩側(cè)IMC長度/直徑比值不斷增大。Ni層的存在可以有效抑制Ф6μm Sn/Ni/Cu凸點中IMC的生長,且厚Ni層的抑制效果要優(yōu)于薄Ni層。時效100h過程中,Sn/Cu凸點IMC為Cu_6Sn_5和Cu_3Sn;Sn/0.4μm Ni/Cu凸點先生成(Cu,Ni)_6Sn_5,減慢了IMC的生長,Ni層消耗完之后,再生成Cu_6Sn_5和Cu_3Sn;Sn/1.12μm Ni/Cu凸點初期IMC為Ni_3Sn_2和Ni_3Sn_4,后變?yōu)?Cu,Ni)_6Sn_5和Ni_3Sn_4,其反應常數(shù)為1.71×10~(-17) m~2/s。Ag_3Sn的存在抑制了Ф20μm Sn-3.5Ag/Cu凸點時效環(huán)境下IMC的生長,且影響了Cu_6Sn_5的剪切強度。Sn/Cu凸點IMC生長系數(shù)為2.55×10~(-17) m~2/s;Sn-3.5Ag/Cu凸點中Ag_3Sn晶粒抑制了Cu的晶界擴散,IMC反應系數(shù)為1.19×10~-1717 m~2/s。隨時效時間不斷延長,斷裂面形貌由韌性轉(zhuǎn)變成脆性。Sn/Cu凸點中Cu_6Sn_5剪切強度先上升后穩(wěn)定,Cu_3Sn強度不斷上升;對Sn-3.5Ag/Cu而言,受Ag_3Sn的釘扎作用和Cu_6Sn_5長大共同影響,Cu_6Sn_5強度先下降后上升,而不受影響的Cu_3Sn強度不斷上升。
【圖文】：

隨著時代的變革和科學技術(shù)的發(fā)展，各行各業(yè)對微電子的技術(shù)要求越來越高，電子器件產(chǎn)品向著多功能集成、高性能、輕量化和低成本等方向發(fā)展[1]。自 1965 年開始，一代又一代的研究人員努力追逐著摩爾定律，芯片晶體管集成度以每間隔 18-24個月翻倍的速度高速發(fā)展著[2]�，F(xiàn)階段，集成電路的特征尺寸已經(jīng)進入 10/7nm 技術(shù)節(jié)點，如何實現(xiàn)更高密度的集成技術(shù)來延續(xù)摩爾定律，滿足現(xiàn)代消費電子和通信的需求，一直是電子行業(yè)的研究熱點之一。芯片技術(shù)的不斷創(chuàng)新對其中關(guān)鍵的封裝技術(shù)也帶來了更高水平的要求。傳統(tǒng)的 2維（2D）平面封裝技術(shù)[3]，將不同功能芯片在平面上進行組合，通過引線鍵和方式與板連接，但是隨著特征尺寸達到 10nm 技術(shù)節(jié)點，晶體管數(shù)目進一步增加越來越難，2D 封裝密度在實際中已經(jīng)接近極限。三維（3D）封裝技術(shù)[4]，通過沿著縱向堆疊的方式，在一個芯片或晶圓上集成不同功能的芯片或晶圓，大幅度地增大封裝密度，是最有希望延續(xù)摩爾定律的方式。圖 1-1 為 2D 和 3D 封裝形式的對比圖，相對于 2D封裝技術(shù)，3D 封裝具有超高帶寬、低功耗、低電壓降、高密度集成等優(yōu)勢[5, 6]，在保證高性能的同時，也能提高集成度。

上海交通大學碩士學位論文 第一章 緒論現(xiàn)階段主流的 3D 封裝方式可以分為三類：系統(tǒng)級，硅片疊層和 IC 集成封裝，如圖 1-2 所示。在 3D 系統(tǒng)級封裝中，最常用的形式是 SIP（system-in-a-package）[8]，它將多塊 IC 單元、有源和無源器件組裝到一起，形成一個復雜的系統(tǒng)或子系統(tǒng)。最近，三星電子[9]實現(xiàn)了將 16 個 512 GB 的 NAND 閃存單元堆疊封裝，閃存容量達到8 TB，功耗和性能也進一步優(yōu)化。目前 3D 系統(tǒng)級封裝的 I/O 密度可以提升到 103/cm2，I/O 節(jié)距降低至 150 μm，線間距達到 40-150 μm。3D 硅片疊層封裝[10]是基于 TSV（through-silicon via）、晶圓打薄和凸點互連等工藝，在垂直方向上實現(xiàn)多硅片堆疊技術(shù)，，封裝 I/O 密度達到 104-105/cm2，I/O 節(jié)距達到 50 μm。3D IC 集成封裝[11]是在不同硅片層依次形成不同功能的電路，然后完成層間互連，實現(xiàn)多功能電路三維集成。這種技術(shù)具有超高集成度，I/O 密度可以達到 105-108/cm2，I/O 節(jié)距為 6 μm 以下，而且可以在一個硅片不同層間集成不同電壓和性能的電路，實現(xiàn)多功能且互不干擾。
【學位授予單位】：上海交通大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TN405

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本文編號：2698373