【摘要】：作為專用集成電路(Application Specific Integrated Circuit,ASIC)領(lǐng)域中的一種半定制電路,FPGA(Field Programmable Gate Array)的出現(xiàn)既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。靜態(tài)時(shí)序分析(Static Timing Analysis,STA)是FPGA設(shè)計(jì)中最常用的時(shí)序分析方法,用于驗(yàn)證電路時(shí)序是否符合設(shè)計(jì)者規(guī)定的時(shí)序要求。STA模塊運(yùn)行時(shí)要讀取存儲(chǔ)單元時(shí)序信息的單元時(shí)序庫文件,該文件通常由Synopsys Liberty格式單元時(shí)序建模方法生成。該方法最初是為ASIC量身定做的,雖然也可以被FPGA借鑒,但它并不十分適合FPGA。Liberty格式單元時(shí)序建模方法不能描述由單元不同配置引起的時(shí)序變化。當(dāng)建模單元顆粒度較大時(shí),Liberty格式單元時(shí)序建模方法會(huì)對(duì)單元及其時(shí)序進(jìn)行重復(fù)建模。在構(gòu)建時(shí)序圖的過程中,使用Liberty格式單元時(shí)序建模方法生成的單元時(shí)序庫無法根據(jù)單元配置構(gòu)建時(shí)序圖,從而導(dǎo)致時(shí)序圖的規(guī)模過大。針對(duì)以上問題,本文主要進(jìn)行了兩個(gè)方面的研究工作:(1)根據(jù)FPGA的可編程特性,提出一種更加適合FPGA的單元時(shí)序建模的方法——基于FPGA單元配置的單元時(shí)序建模方法。該方法能反應(yīng)由于單元的不同配置引起的時(shí)序變化。與Liberty格式單元時(shí)序建模方法相比,該方法可以避免對(duì)單元進(jìn)行重復(fù)的時(shí)序建模,因此可以減少需要建模的時(shí)序弧的數(shù)量,從而大大減小單元時(shí)序庫的規(guī)模。另外,由于該方法生成的單元時(shí)序庫包含單元的配置信息,所以可以根據(jù)單元配置構(gòu)建時(shí)序圖。這樣可以避免將整個(gè)單元的所有時(shí)序弧構(gòu)建到時(shí)序圖中,而只需要把實(shí)際用到的時(shí)序弧構(gòu)建到時(shí)序圖中,這樣做可以減小時(shí)序圖的規(guī)模,避免產(chǎn)生偽關(guān)鍵路徑。(2)為基于FPGA單元配置的單元時(shí)序建模方法定義新的單元時(shí)序信息描述語句。該語句不僅可以描述基本的時(shí)序信息,如時(shí)序弧類型,延時(shí)值的格式,時(shí)序弧的起點(diǎn)和終點(diǎn)等,還可以描述時(shí)序弧對(duì)應(yīng)的單元配置信息。使用新的單元時(shí)序信息描述語句,可以順利進(jìn)行單元時(shí)序庫的建模。通過進(jìn)行上述研究工作,本文設(shè)計(jì)實(shí)現(xiàn)了新的單元時(shí)序建模方法。本文通過對(duì)大量的電路測(cè)試用例進(jìn)行測(cè)試分析,驗(yàn)證了本文所用EDA(Electronics Design Automation)軟件功能的正確性。本文在驗(yàn)證STA模塊正確性的同時(shí)也就驗(yàn)證了新的單元時(shí)序建模方法的可行性。本文還對(duì)STA模塊的性能進(jìn)行了分析,通過與主流EDA軟件ISE的靜態(tài)時(shí)序分析結(jié)果進(jìn)行對(duì)比,驗(yàn)證了STA模塊時(shí)序分析的精確性。另外,本文在實(shí)現(xiàn)STA算法的過程中,使用實(shí)際測(cè)量的數(shù)據(jù)比較了兩種基本圖的搜索算法——深度優(yōu)先搜索(Depth First Search,DFS)算法和廣度優(yōu)先搜索(Breadth First Search,BFS)算法遍歷時(shí)序圖時(shí)的效率,為STA的開發(fā)提供了理論和實(shí)踐參考依據(jù)。
【圖文】：

圖 2-3 簡(jiǎn)單邏輯單元 LC圖 2-3 給出了一個(gè)簡(jiǎn)單邏輯單元（命名為 LC）的電路結(jié)構(gòu)圖，LC 由 LUT、寄存器和多路選擇器構(gòu)成。假設(shè)在沒有 CE/ET/RESET 控制的情況下，，LC 剛剛實(shí)現(xiàn)了一個(gè)下降沿觸發(fā)的觸發(fā)器。圖中紅色標(biāo)記的電路結(jié)構(gòu)顯示了所實(shí)現(xiàn)的電路功能，其中，時(shí)鐘多路選擇器配置為 CLKINV，DI0MUX 配置為 DI0，寄存器REG0 的模式配置為 FF，同步模式配置為 SYNC。圖 2-3 中 REG0 的時(shí)鐘輸入端口 CLK 和數(shù)據(jù)輸入端口 DI0 之間存在一條時(shí)序弧，假設(shè)此時(shí)要對(duì) CLK 和 DI0 之間的建立關(guān)系約束弧進(jìn)行時(shí)序建模，那么該時(shí)序弧的類型為 setup_falling。使用 Liberty 格式單元時(shí)序建模方法對(duì)這條時(shí)序弧進(jìn)行建模的語法錯(cuò)誤!未找到引用源。如圖 2-4 所示。此處使用 timing value 代替具體的延時(shí)值。從圖 2-4 可以看出，liberty 格式單元時(shí)序建模語句中不包含用于描述單元配置信息的參數(shù)。

進(jìn)行靜態(tài)時(shí)序分析原理的說明，電路模型如圖 3-7 所示。在數(shù)據(jù)信號(hào)傳遞過程中對(duì) Reg2-D 端進(jìn)行時(shí)序違規(guī)檢查。電路設(shè)計(jì)經(jīng)過EDA工具綜合后產(chǎn)生圖3-7中的物理時(shí)序，其中Tclk1和Tclk2是時(shí)鐘路徑延時(shí)，Tdata是數(shù)據(jù)路徑延時(shí)，Tco是寄存器發(fā)送數(shù)據(jù)時(shí)所需的數(shù)據(jù)更新延時(shí)，Tsu是寄存器鎖存數(shù)據(jù)前所需的數(shù)據(jù)建立延時(shí)，Th是寄存器鎖存數(shù)據(jù)后所需的數(shù)據(jù)保持延時(shí)，Tco、Tsu、Th是寄存器的三個(gè)特性延時(shí)。時(shí)序分析過程包含兩個(gè)部分：建立關(guān)系過程和保持關(guān)系過程，上文所述的延時(shí)因素會(huì)根據(jù)需要出現(xiàn)在特定的過程中。
【學(xué)位授予單位】：武漢理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TN791

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本文編號(hào)：2697908