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AOT控制內(nèi)置雙PLL降壓型DC-DC的研究與設(shè)計

發(fā)布時間:2020-05-31 08:52
【摘要】:電子產(chǎn)業(yè)的蓬勃發(fā)展給電源管理芯片市場帶來巨大活力,但由于更高集成化、更智能化和更高速化的趨勢,使其對電源芯片的要求更加嚴(yán)苛和多元化。本文以市場份額最大的降壓型DC-DC為研究對象,圍繞寬工作頻率范圍、外時鐘同步、寬輸入電壓范圍、高效率、快速瞬態(tài)響應(yīng)等特征,完成了芯片XD1999A的研究與設(shè)計工作。本文通過分析并對比幾種常見控制模式,設(shè)計了更優(yōu)的AOT控制系統(tǒng),其繼承了COT谷值電流模簡單、快速、穩(wěn)定、適合高頻小占空比工作等優(yōu)良特性,通過生成AOT定時器,抵消占空比的影響,使工作頻率更加集中。研究工作頻率與內(nèi)部振蕩器CLK寬范圍同步鎖頻的實(shí)現(xiàn)方法,進(jìn)一步設(shè)計了輸入輸出電壓自適應(yīng)調(diào)控、PLL同步調(diào)節(jié)、振蕩器頻率自動追蹤的導(dǎo)通時間定時器,消除了電路中寄生和延時的影響,最終使得工作頻率與內(nèi)部振蕩器CLK能夠在所需頻率范圍內(nèi)快速、嚴(yán)格地同步鎖定,使系統(tǒng)EMI單一,便于處理,并有效降低了PLL的性能要求,改善了系統(tǒng)瞬態(tài)負(fù)載特性,便于高頻時小體積電感和電容的應(yīng)用。研究工作頻率外同步和寬范圍調(diào)節(jié)的實(shí)現(xiàn)方法,設(shè)計并優(yōu)化了芯片的外同步鎖相及頻率調(diào)節(jié)電路,構(gòu)成雙PLL調(diào)節(jié)系統(tǒng),便于芯片頻率控制和外同步應(yīng)用。設(shè)計并分析了芯片基準(zhǔn)、內(nèi)部LDO及ZCD關(guān)鍵子模塊電路;內(nèi)部LDO能將3.6~20V輸入電壓轉(zhuǎn)為芯片內(nèi)部3.3V低壓源,滿足了寬范圍輸入電壓要求,并采用電壓型和電流型米勒倍增效應(yīng)結(jié)合技術(shù),有效減小了內(nèi)部補(bǔ)償電容的面積;ZCD是芯片BURST模式下的關(guān)鍵模塊,快速比較器的設(shè)計和翻轉(zhuǎn)點(diǎn)的提前都有利于輕載效率的進(jìn)一步提高;0.35μmBCD工藝對XD1999A進(jìn)行了電路設(shè)計,采用Cadence公司的Spectre仿真工具對各模塊及芯片整體性能指標(biāo)進(jìn)行了仿真驗(yàn)證,結(jié)果表明:僅1.5pF補(bǔ)償電容和2.2μF輸出電容能夠使內(nèi)部LDO在0~30mA全負(fù)載范圍內(nèi)獲得不低于65°的相位裕度和11.8dB的增益裕度,保證了穩(wěn)定性;ZCD比較器延時僅8ns,并且翻轉(zhuǎn)點(diǎn)提前了8.9ns以抵消后續(xù)邏輯延時;芯片軟啟動穩(wěn)定,輸出電壓上升平滑,在0.5M~3.5MHz可調(diào)節(jié)和1.4M~2.6MHz可外同步頻率范圍內(nèi)均能正常工作,工作頻率與內(nèi)部振蕩器CLK嚴(yán)格同步;CCM模式下100μF輸出電容,0~4A負(fù)載階躍時,輸出電壓過沖僅56.1mV,響應(yīng)時間僅24.8μs。整體穩(wěn)定性良好,瞬態(tài)響應(yīng)速度快,過沖小,并且能達(dá)到95%的峰值效率,各項指標(biāo)均滿足設(shè)計要求。
【圖文】:

波特圖,波特圖,環(huán)路,輕載


系統(tǒng)環(huán)路波特圖

波形,仿真圖,持續(xù)上升


短接 LPF 中的電阻 R,設(shè)置 CLKR和 CLK 分別為頻率相同,有固定相位差的兩路時鐘信號,圖 4.16(a)所示為 CLKR相位領(lǐng)先 CLK,VPLL2持續(xù)上升的仿真圖,(b)所示為 CLKR相位落后 CLK,,VPLL2持續(xù)下降的仿真圖?梢钥吹,VPLL2無論持續(xù)上升還是下降,波形基本無明顯抖動,并且線性度較好。
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2019
【分類號】:TN402;TN792

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